公开(公告)号：KR1020150054503A

公开(公告)日：2015-05-20

申请号：KR1020130137004

申请日：2013-11-12

Applicant: 삼성전자주식회사

Inventor： 김비오 ,  노진태 ,  신수진 ,  안재영 ,  황기현

IPC: H01L27/115

CPC classification number: H01L29/7926 ,  H01L21/28282 ,  H01L27/11582 ,  H01L29/66833 ,  H01L27/11514

Abstract: 수직채널을갖는반도체메모리소자는, 기판상에교대로적층된절연막들및 게이트전극들; 상기절연막들및 게이트전극들을수직으로관통하여상기기판과연결되는수직채널; 상기수직채널및 상기게이트전극들사이에배치되는터널절연막및 전하저장막; 및상기전하저장막보다상기수직채널에가깝게배치되어, 상기수직채널에서반전층(inversion layer)의형성을억제하는문턱전압제어절연막을포함할수 있다

Abstract translation: 具有垂直沟道的半导体存储器件包括交替层叠在衬底上的绝缘层和栅极电极，垂直沟道通过垂直穿过绝缘层和栅电极连接到衬底，隧道绝缘层和电荷 布置在垂直沟道和栅电极之间的存储层，以及阈值电压控制绝缘层，其设置成比电荷存储层更靠近垂直沟道，并且抑制在垂直沟道上形成反转层。

公开(公告)号：KR1020140011872A

公开(公告)日：2014-01-29

申请号：KR1020120079541

申请日：2012-07-20

Applicant: 삼성전자주식회사

Inventor： 김비오 ,  나카니시토시로 ,  노진태 ,  선창우 ,  임승현 ,  안재영 ,  황기현

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L29/66666 ,  H01L21/8239 ,  H01L27/1157 ,  H01L27/11582 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7889 ,  H01L29/7926 ,  H01L21/823885

Abstract: In a method for manufacturing a vertical memory device, sacrificial layers and insulating layers are formed on a substrate. The sacrificial layers and the insulating layers are partially etched to form an opening part for exposing the surface of a substrate. A charge trapping layer and a tunnel insulating layer are formed in the sidewall of the opening part. A channel layer including N-type-impurity-doped polysilicon is formed along the inner wall profile of the opening part on the tunnel insulating layer. A burying insulating pattern is formed at the opening part formed in the channel layer. Also, a blocking dielectric layer and a control gate are formed on the charge trapping layer of one sidewall of the channel layer.

Abstract translation: 在垂直存储器件的制造方法中，在衬底上形成牺牲层和绝缘层。 牺牲层和绝缘层被部分蚀刻以形成用于暴露衬底表面的开口部分。 电荷捕获层和隧道绝缘层形成在开口部分的侧壁中。 沿着隧道绝缘层上的开口部分的内壁轮廓形成包括N型杂质掺杂多晶硅的沟道层。 在形成于通道层中的开口部分形成埋入绝缘图案。 此外，在沟道层的一个侧壁的电荷捕获层上形成阻挡介质层和控制栅极。

公开(公告)号：KR1020120047119A

公开(公告)日：2012-05-11

申请号：KR1020100108825

申请日：2010-11-03

Applicant: 삼성전자주식회사

Inventor： 김홍석 ,  양준규 ,  안재영 ,  황기현 ,  권용현

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/11526 ,  H01L29/42324 ,  H01L29/66825

Abstract: PURPOSE: Semiconductor devices having a control gate electrode including a metal layer filling a gap region between adjacent floating gates and fabricating methods thereof are provided to improve a program characteristic and an erasing characteristic by preventing a depletion layer from being formed in a lowermost metal layer of a control gate electrode. CONSTITUTION: An element isolation layer(11a) limiting a plurality of active regions(1a) is formed on a fixed region of a semiconductor substrate(1). A control gate electrode(30) chooses a metal layer as a lowermost layer. A floating gate(17a) is arranged between the active region and the control gate electrode. Floating gates provide a gap region on an element isolation film between the floating gates. A gate interlayer insulation layer(24) is formed between the floating gates and the control gate electrode.

Abstract translation: 目的：提供具有包括填充相邻浮动栅极之间的间隙区域的金属层的控制栅电极及其制造方法的半导体器件，以通过防止在最下层金属层中形成耗尽层来改善程序特性和擦除特性 控制栅电极。 构成：在半导体衬底（1）的固定区域上形成限制多个有源区（1a）的元件隔离层（11a）。 控制栅电极（30）选择金属层作为最下层。 在有源区和控制栅电极之间布置有浮栅（17a）。 浮动栅极在浮动栅极之间的元件隔离膜上提供间隙区域。 在浮置栅极和控制栅电极之间形成栅极层间绝缘层（24）。

公开(公告)号：KR1020100101447A

公开(公告)日：2010-09-17

申请号：KR1020090019947

申请日：2009-03-09

Applicant: 삼성전자주식회사

Inventor： 양준규 ,  안재영 ,  박영근 ,  황기현 ,  유동철 ,  김병주

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11568 ,  H01L21/28141 ,  H01L21/28282 ,  H01L29/66833

Abstract: PURPOSE: A nonvolatile memory device and a method of forming the same are provided to implement improved data retention. CONSTITUTION: A tunnel insulating layer(112), a charge trapping layer(122), and a blocking layer(132) are successively laminated on the substrate. The gate pattern(142) is laminated on the blocking film. The non-volatile memory device generates local fixed charge at the interface of a blocking layer to increase the electric potential of a second area higher than that of a first region.

Abstract translation: 目的：提供非易失性存储器件及其形成方法以实现改进的数据保持。 构成：在衬底上依次层叠隧道绝缘层（112），电荷俘获层（122）和阻挡层（132）。 栅极图案（142）层压在阻挡膜上。 非易失性存储器件在阻挡层的界面处产生局部固定电荷，以增加比第一区域高的第二区域的电位。

公开(公告)号：KR1020100054004A

公开(公告)日：2010-05-24

申请号：KR1020080112916

申请日：2008-11-13

Applicant: 삼성전자주식회사

Inventor： 신동운 ,  박영근 ,  양준규 ,  최시영 ,  황기현 ,  안재영

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/28282 ,  H01L21/28141 ,  H01L29/4234 ,  H01L29/513 ,  H01L29/517 ,  H01L29/66833 ,  H01L29/792

Abstract: PURPOSE: A nonvolatile memory device is provided to improve the retention and reliability by minimizing the change of the threshold voltage of a memory cell of the non-volatile memory device even if a program and erase are repeated. CONSTITUTION: In a nonvolatile memory device, a turner insulating layer is formed on a semiconductor substrate. A charge trapping layer(120) is formed on the turner insulating layer. A blocking insulation film(130) is formed on the charge trapping layer. A gate structure(150) is formed on a blocking insulation film. The charge spreading blockade are respectively is adjacent to the both walls of the gate structure.

Abstract translation: 目的：提供非易失性存储器件，用于通过最小化非易失性存储器件的存储单元的阈值电压的变化来改善保持和可靠性，即使重复编程和擦除。 构成：在非易失性存储器件中，在半导体衬底上形成转子绝缘层。 电荷捕获层（120）形成在转子绝缘层上。 在电荷俘获层上形成阻挡绝缘膜（130）。 栅极结构（150）形成在阻挡绝缘膜上。 电荷扩散阻挡分别与栅极结构的两个壁相邻。

公开(公告)号：KR1020070055201A

公开(公告)日：2007-05-30

申请号：KR1020050113639

申请日：2005-11-25

Applicant: 삼성전자주식회사

Inventor： 안재영 ,  황기현 ,  김진균 ,  김홍석

IPC: H01L21/8247

Abstract: 비휘발성 기억 장치의 제조방법을 제공한다. 이 방법은 반도체 기판 상에 상부로 돌출된 돌출부를 가지는 소자분리막을 형성하여 활성영역을 한정하고, 상기 돌출부 및 상기 활성영역을 연속적으로 콘포말하게 덮는 제 1 절연막을 형성하는 것을 포함한다. 상기 소자분리막의 돌출부에 형성된 제 1 절연막의 측벽에 상기 활성영역의 가장자리를 덮는 스페이서 패턴을 형성한다. 상기 활성영역 상의 상기 제 1 절연막을 식각하여 상기 활성영역의 가장자리를 덮는 가장자리 절연막 패턴을 형성하고, 상기 스페이서 패턴을 제거한다. 상기 활성영역 상에 상기 가장자리 절연막 패턴과 연속적인 터널절연막을 형성한다.
터널링, 신뢰성, 커플링비

公开(公告)号：KR1020070023373A

公开(公告)日：2007-02-28

申请号：KR1020050077897

申请日：2005-08-24

Applicant: 삼성전자주식회사

Inventor： 김홍석 ,  황기현 ,  노진태 ,  안재영 ,  김진균 ,  이은호 ,  이성해 ,  양상렬

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L29/66825 ,  H01L21/28273 ,  H01L29/42324

Abstract: 비휘발성 메모리 장치의 제조 방법이 개시되어 있다. 반도체 기판 상에 터널 유전막을 형성하고 그 위에 플로팅 게이트층을 형성한다. 플로팅 게이트층 상에 수소(H) 성분을 포함하지 않는 실리콘 소스 가스를 이용하여 제1 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 및 제2 실리콘 산화막(SiOx)을 순차적으로 인-시튜 증착함으로써, 실리콘-수소(Si-H) 결합을 갖지 않는 층간 유전막을 형성한다. 층간 유전막 상에 컨트롤 게이트층을 형성한다. 막 내의 전자 트랩 밀도를 감소시켜 층간 유전막의 신뢰성 및 전기적 특성을 개선할 수 있다.

公开(公告)号：KR100672934B1

公开(公告)日：2007-01-23

申请号：KR1020030066554

申请日：2003-09-25

Applicant: 삼성전자주식회사

Inventor： 안재영 ,  김희석 ,  김진균 ,  임주완 ,  이성해

IPC: H01L27/115

Abstract: 저유전 물질을 갖는 반도체 소자 및 그 형성방법을 제공한다. 저유전 물질은 실리콘질화막에 비하여 낮은 유전 상수를 갖고, 실리콘산화막에 대하여 식각선택비를 갖는다. 저유전 물질은 여러 방법들로 낮은 공정온도에서 콘포말하게 형성할 수 있다. 이로써, 인접한 플로팅 게이트들 간의 기생 캐패시턴스를 감소시킬 수 있으며, 반도체 소자의 열적 스트레스를 감소시킬 수 있다.

公开(公告)号：KR1020070006179A

公开(公告)日：2007-01-11

申请号：KR1020050061274

申请日：2005-07-07

Applicant: 삼성전자주식회사

Inventor： 이성해 ,  안재영 ,  김진균

IPC: H01L21/205

CPC classification number: C23C16/46 ,  C23C16/45525

Abstract: An apparatus for forming a layer for fabricating a semiconductor is provided to simultaneously irradiate light to a plurality of substrates by using a plurality of beam splitters. A plurality of substrates(W) are received in a reaction chamber(104). Thin films are formed on the substrates by an ALE(atomic layer epitaxy) method. A gas supply part(120) supplies a reaction gas for forming the thin films to the reaction chamber. A light source(160) generates light for heating the substrates to a process temperature. A plurality of beam splitters(170) split the light irradiated from the light source and guides the split light to the substrates. The light irradiated to the substrates by the beam splitters have substantially the same light energy.

Abstract translation: 提供一种用于形成用于制造半导体的层的装置，以通过使用多个分束器同时将光照射到多个基板。 多个基板（W）被容纳在反应室（104）中。 通过ALE（原子层外延）法在基板上形成薄膜。 气体供给部（120）向反应室供给形成薄膜的反应气体。 光源（160）产生用于将基板加热到处理温度的光。 多个分束器（170）将从光源照射的光分割并将分离光引导到基板。 通过分束器照射到基板的光具有基本上相同的光能。

公开(公告)号：KR100640631B1

公开(公告)日：2006-10-31

申请号：KR1020050008346

申请日：2005-01-29

Applicant: 삼성전자주식회사

Inventor： 남갑진 ,  김영선 ,  유차영 ,  이종철 ,  안재영 ,  최재형 ,  여재현 ,  박영근 ,  노진태

IPC: H01L27/108 ,  H01L27/04

CPC classification number: H01L28/75 ,  H01L27/10817 ,  H01L27/10852 ,  H01L28/91

Abstract: 본 발명에 따른 반도체 소자의 커패시터는, 반도체 기판 상에 형성된 커패시터 하부전극, 하부전극 상에 형성된 유전막 및 유전막 상에 형성된 상부전극을 포함한다. 상부전극은 순차 적층된 제1 도전층, 제2 도전층 및 제3 도전층을 포함하며, 제1 도전층은 금속, 전도성 금속 산화막, 전도성 금속 질화막 또는 전도성 금속 질화산화막이고, 제2 도전층은 도프트 폴리실리콘저매늄막이며, 제3 도전층은 제2 도전층보다 저항이 낮은 물질이다.