公开(公告)号：KR1020130077213A

公开(公告)日：2013-07-09

申请号：KR1020110145800

申请日：2011-12-29

Applicant: 삼성전자주식회사

Inventor： 유종렬 ,  정성훈 ,  김봉현 ,  김효정 ,  신동운 ,  홍수진

IPC: H01L21/8238 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L21/02381 ,  H01L21/26513 ,  H01L21/823842 ,  H01L29/41725 ,  H01L29/42316 ,  H01L29/66712 ,  H01L29/7802

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to reduce the surface resistance of an NMOS electrode by preventing the loss of an n-type impurity. CONSTITUTION: A first mask (106) covering a polysilicon layer corresponding to a second region is formed. An N-region (110) is formed by injecting an n-type impurity to a polysilicon layer corresponding to a first region. Nitrogen is injected into the N-region. A second mask covering the N-region is formed. A P-region is formed by injecting a p-type impurity to the polysilicon layer corresponding to the second region. [Reference numerals] (AA) Nitrogen; (BB) First region; (CC) Second region

Abstract translation: 目的：提供一种用于制造半导体器件的方法，以通过防止n型杂质的损失来降低NMOS电极的表面电阻。 构成：形成覆盖对应于第二区域的多晶硅层的第一掩模（106）。 通过向对应于第一区域的多晶硅层注入n型杂质形成N区（110）。 氮注入N区。 形成覆盖N区的第二掩模。 通过向对应于第二区域的多晶硅层注入p型杂质形成P区。 （标号）（AA）氮气; （BB）第一区; （CC）第二地区

公开(公告)号：KR1020100080702A

公开(公告)日：2010-07-12

申请号：KR1020090000113

申请日：2009-01-02

Applicant: 삼성전자주식회사

Inventor： 강종훈 ,  박태서 ,  김동찬 ,  김영석 ,  류정도 ,  유종렬 ,  정성훈 ,  최시영 ,  신유균

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66348 ,  H01L21/02068 ,  H01L21/2253 ,  H01L29/4232

Abstract: PURPOSE: A methods of fabricating a semiconductor device is provided to reduce the load of counter doping by performing a local doping through a conformal doping. CONSTITUTION: A semiconductor substrate including a cell region(A) and a core / a peri area(B) is prepared. A gate insulating layer(121) is formed on semiconductor substrate. The first undoped polysilicon layer(122) is formed on the gate insulating layer. The first doped polysilicon layer(123) is formed on the first undoped polysilicon film. The first doped polysilicon film is removed so that the first undoped polysilicon film is exposed to the outside. The dopant of the first conductivity type is inserted in a part and cell region of the core / peri area.

Abstract translation: 目的：提供制造半导体器件的方法，以通过通过共形掺杂进行局部掺杂来减小反向掺杂的负载。 构成：制备包括单元区域（A）和核心/周边区域（B）的半导体基板。 在半导体衬底上形成栅极绝缘层（121）。 第一未掺杂多晶硅层（122）形成在栅极绝缘层上。 第一掺杂多晶硅层（123）形成在第一未掺杂多晶硅膜上。 去除第一掺杂多晶硅膜，使得第一未掺杂多晶硅膜暴露于外部。 第一导电类型的掺杂剂插入芯/周边区域的一部分和单元区域中。

公开(公告)号：KR1020100013898A

公开(公告)日：2010-02-10

申请号：KR1020080075638

申请日：2008-08-01

Applicant: 삼성전자주식회사

Inventor： 유종렬 ,  박태서 ,  강종훈 ,  김동찬 ,  류정도 ,  정성훈 ,  최시영 ,  신유균

IPC: H01L21/22 ,  H01L21/336

CPC classification number: H01L21/823842 ,  H01L21/823828 ,  H01L27/10873 ,  H01L27/10894

Abstract: PURPOSE: A plasma doped semiconductor devices having a dopant loss preventive layer and a method for manufacturing the same are provided to improve electrical properties by forming a gate electrode with a impurity loss prevention film after doping a source gas including a silicon component. CONSTITUTION: A gate dielectric layer(110) is formed on a semiconductor substrate(100). An N type gate electrode wiring(135) is formed on the gate dielectric layer. An NMOS area is covered by a photoresist solution mask and PMOS area is opened. The p type impurity is doped on the PMOS area through a plasma doping process. P type impurity plasma doping and plasma doping through a silicon source gas are performed at the same time and P-type impurity loss prevention film(140) is formed. Mask is eliminated and the gate electrode(115) is formed after cleaning.

Abstract translation: 目的：提供具有掺杂剂损失防止层的等离子体掺杂半导体器件及其制造方法，以在掺杂包括硅成分的源气体之后，通过形成具有杂质损失防止膜的栅电极来改善电性能。 构成：在半导体衬底（100）上形成栅介质层（110）。 在栅极电介质层上形成N型栅电极配线（135）。 NMOS区域被光致抗蚀剂溶液掩模覆盖，并且PMOS区域被打开。 p型杂质通过等离子体掺杂工艺掺杂在PMOS区域上。 通过硅源气体进行P型杂质等离子体掺杂和等离子体掺杂，同时形成P型杂质损失膜（140）。 消除掩模，并且在清洁之后形成栅电极（115）。

公开(公告)号：KR100836761B1

公开(公告)日：2008-06-10

申请号：KR1020060124950

申请日：2006-12-08

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  이선길 ,  유종렬 ,  최시영

IPC: H01L21/336

CPC classification number: H01L29/785 ,  H01L29/045 ,  H01L29/66795

Abstract: A FinFET and a method of manufacturing the same are provided to prevent effectively threshold voltage drop generated in a device which has an oxide layer having the same thickness at the upper part and a side part of a fin, and to prevent the deterioration of an electrical property. A semiconductor fin(210) is formed, including an upper part plane and a side plane which have different crystal planes respectively. A first gate insulating layer(250a) is formed at the side plane of the semiconductor fin, and a second insulating layer(250b) which is thicker than the first gate insulating layer is formed at the upper part plane. A gate electrode is formed on the first and second gate insulating layers.

Abstract translation: 提供一种FinFET及其制造方法，以有效地防止在具有在翅片的上部和侧部具有相同厚度的氧化物层的器件中产生的有效阈值电压降，并且防止电气 属性。 形成半导体翅片（210），其包括分别具有不同晶面的上部平面和侧面。 在半导体鳍片的侧面形成有第一栅极绝缘层（250a），在上部平面形成有比第一栅极绝缘层厚的第二绝缘层（250b）。 在第一和第二栅极绝缘层上形成栅电极。

公开(公告)号：KR100629646B1

公开(公告)日：2006-09-29

申请号：KR1020040106432

申请日：2004-12-15

Applicant: 삼성전자주식회사

Inventor： 이창원 ,  윤선필 ,  최길현 ,  이병학 ,  박희숙 ,  임동찬 ,  유종렬 ,  손웅희

IPC: H01L21/336

Abstract: 누설 전류가 발생하지 않고, 상대적으로 낮은 저항을 갖는 게이트 구조물 및 이의 제조 방법에 있어서, 상기 게이트 구조물은 고 유전율을 갖는 게이트 절연막이 형성된 반도체 기판 상에 형성되는 폴리실리콘막 패턴과 상기 폴리실리콘막 패턴 상에 형성된 복합 텅스텐막 패턴 및 상기 복합 텅스텐막 패턴의 측면을 둘러싸면서 형성된 제2텅스텐 실리사이드막을 포함하는 구조를 갖는다. 상술한 제2텅스텐 실리사이드막이 형성된 게이트 구조물은 이후 열산화 공정시 그 측면에 패시베이션막이 형성되어 산화체의 침투를 방지한다. 이로 인해 게이트 구조물의 저항의 증가가 방지고, 누설 전류가 발생되지 않는다.

公开(公告)号：KR100615585B1

公开(公告)日：2006-08-25

申请号：KR1020040072347

申请日：2004-09-09

Applicant: 삼성전자주식회사

Inventor： 손웅희 ,  이창원 ,  윤선필 ,  최길현 ,  이병학 ,  유종렬 ,  박희숙

IPC: H01L27/115 ,  H01L21/336

Abstract: 반도체 소자의 게이트 패턴 형성방법을 제공한다. 이 방법은 터널 산화막이 형성된 반도체 기판 상에 제1 도전막 패턴, 게이트간 유전막 패턴 및 제2 도전막 패턴을 포함하는 게이트 구조물을 형성하는 것을 구비한다. 상기 게이트 구조물을 갖는 결과물에 대한 저온 선택적 산화공정을 600℃ 이하의 온도에서 수행하여 상기 제1 도전막 패턴 및 상기 제2 도전막 패턴의 측벽들을 덮는 누설방지 절연막을 형성한다. 상기 누설방지 절연막을 갖는 상기 게이트 구조물의 측벽을 덮는 스페이서를 형성한다. 상기 스페이서를 갖는 결과물에 대하여 추가 산화공정을 600℃ 이하의 온도에서 수행한다.
플래쉬, 재산화, 누설전류, 버즈빅

公开(公告)号：KR1020060064201A

公开(公告)日：2006-06-13

申请号：KR1020040102916

申请日：2004-12-08

Applicant: 삼성전자주식회사

Inventor： 박재화 ,  최길현 ,  이창원 ,  이병학 ,  박희숙 ,  손웅희 ,  유종렬 ,  윤선필 ,  이장희 ,  임동찬

IPC: H01L29/78

CPC classification number: H01L21/32051 ,  H01L21/02068 ,  H01L21/28052 ,  H01L29/4941

Abstract: 낮은 저항을 갖는 반도체 장치 및 그 제조 방법이 개시된다. 반도체 기판 상에 절연층을 형성한 후, 절연층 상에 폴리 실리콘층을 형성한다. 폴리 실리콘층 상에 물리 기상 증착 공정으로 형성된 금속 실리사이드막을 포함하는 저항 감소층을 형성한 다음, 저항 감소층 상에 장벽층 및 금속층을 순차적으로 형성하여 반도체 장치를 완성한다. 플라즈마로 처리된 금속 실리사이드막으로부터 유래되는 금속 실리콘 질화막이나 질소 또는 암모니아 분위기 하에서 금속 실리사이드막을 열처리하여 형성된 금속 실리콘 질화막을 구비하는 저항 감소층을 폴리 실리콘층과 금속층 사이에 형성하기 때문에, 폴리 실리콘층과 금속층 사이의 계면 저항을 크게 감소시키는 동시에 이러한 계면 저항의 분포를 균일하게 유지할 수 있다.

公开(公告)号：KR100586009B1

公开(公告)日：2006-06-01

申请号：KR1020040038809

申请日：2004-05-31

Applicant: 삼성전자주식회사

Inventor： 윤선필 ,  최길현 ,  이창원 ,  이병학 ,  박희숙 ,  손웅희 ,  유종렬

IPC: H01L21/336

CPC classification number: H01L21/28247 ,  H01L21/28061 ,  H01L21/32105

Abstract: 반도체 장치의 제조 방법에서는, 도전막 패턴을 갖는 게이트 구조물을 기판 상에 형성한다. 게이트 구조물을 어닐링시켜서, 기판의 채널 영역과 게이트 산화막을 치유한다. 게이트 구조물에 산소 라디칼을 적용하여, 도전막 패턴의 측벽에 산화막을 형성시킨다. 기판을 먼저 어닐링하여 채널 영역과 게이트 산화막을 치유한 후 산화 공정이 수행되므로, 원하는 특성을 갖는 산화막을 형성시킬 수가 있게 된다.

公开(公告)号：KR100580587B1

公开(公告)日：2006-05-16

申请号：KR1020040071140

申请日：2004-09-07

Applicant: 삼성전자주식회사

Inventor： 윤선필 ,  최길현 ,  이창원 ,  이병학 ,  박희숙 ,  임동찬 ,  박재화 ,  손웅희 ,  유종렬

IPC: H01L21/335 ,  H01L21/336

CPC classification number: H01L21/28176 ,  H01L27/115 ,  H01L27/11521

Abstract: 게이트를 포함하는 반도체 장치의 제조 방법에서, 우선 기판 상에 예비 게이트 산화막을 형성한다. 상기 예비 게이트 산화막 표면에 산화제 확산 방지용 표면 처리 공정을 수행하여 게이트 산화막을 형성한다. 상기 게이트 산화막 상에 폴리실리콘막 패턴 및 텅스텐막 패턴이 적층된 예비 게이트 구조물을 형성한다. 이어서, 상기 폴리실리콘막 패턴의 에지 부위가 둥글게 되도록 하면서 상기 텅스텐막의 표면 산화가 억제되도록 재산화 공정을 수행하여, 상기 폴리실리콘막 패턴 표면 및 게이트 산화막 상에 재산화막이 형성되어 있는 게이트 구조물을 형성한다. 상기 공정에 의하면, 게이트 전극에서 기판으로 누설 전류 발생을 감소시켜 반도체 장치의 특성을 향상시킬 수 있다.

公开(公告)号：KR1020060039140A

公开(公告)日：2006-05-08

申请号：KR1020040088208

申请日：2004-11-02

Applicant: 삼성전자주식회사

Inventor： 유종렬 ,  최길현 ,  이창원 ,  이병학 ,  박희숙 ,  이장희 ,  박재화 ,  임동찬 ,  윤선필 ,  손웅희

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66477 ,  H01L21/02304 ,  H01L21/02532 ,  H01L21/22 ,  H01L21/4763

Abstract: 반도체 소자의 게이트 형성하는 방법에 있어서, 우선, 반도체 기판 상에 게이트 절연막 및 붕소(B)가 도핑된 폴리실리콘막을 순차적으로 형성한다. 상기 폴리실리콘막 상에 게르마늄(Ge)을 포함하는 버퍼막과, 금속 질화막 및 금속막으로 이루어지는 도전막을 형성한다. 이어서, 상기 도전막, 게르마늄을 포함하는 버퍼막 및 폴리실리콘막을 패터닝하여 게이트를 형성한다. 상기 게르마늄을 포함하는 버퍼막은 폴리실리콘막 내의 붕소(B)와 상기 금속 질화막 내의 질소(N)가 결합하는 것을 방지한다. 따라서 상기 구조를 갖는 게이트를 채용하는 경우 상기 반도체 소자의 동작 성능이 개선된다.