公开(公告)号：KR100234363B1

公开(公告)日：1999-12-15

申请号：KR1019970000523

申请日：1997-01-10

Applicant: 삼성전자주식회사

Inventor： 주석호 ,  유민희 ,  오상정 ,  유차영

IPC: H01L21/302

Abstract: 아르곤 가스(Ar), 브롬화 수소 가스(HBr) 및 사불화 탄소 가스(CF
4 )를 포함하는 반도체 장치의 강유전막 식각 가스에 있어서, CHF
3 가스를 더 포함하여 강유전막과 내열성 금속에 대해 높은 식각 선택비를 갖는 것을 특징으로 하는 반도체 장치의 강유전막 식각 가스가 개시된다.
본 발명에 의하면, 강유전막의 과도 식각에 따른 전극 박막의 손상과 절연 산화막의 피팅(pitting)현상 및 두께 불균일을 방지할 수 있으므로 신뢰성 높은 반도체 소자를 제조할 수 있다.

公开(公告)号：KR100151038B1

公开(公告)日：1998-12-01

申请号：KR1019950011293

申请日：1995-05-09

Applicant: 삼성전자주식회사

Inventor： 박영욱 ,  유차영 ,  김영선 ,  심세진

IPC: H01L21/28

Abstract: 본 발명은 폴리사이드(polycide) 구조를 채용한 게이트와 폴리사이드 구조를 채용한 비트라인간의 콘택구조 및 그것의 형성방법에 관한 것으로서, 본 발명의 게이트 도전층은 3중층 구조, 즉 하부 폴리실리콘층, 폴리사이드 ,및 상부 폴리실리콘층으로 구성되고, 바람직하게는 상부 폴리실리콘의 도펀트로서 그 확산 속도가 낮은 물질을 채용하여 이루어지며, 게이트의 폴리사이드와 비트라인의 폴리실리콘의 직접적인 접촉이 회피되어 게이트 실리사이드층에 의한 비트라인 폴리실리콘층의 불순물 흡수가 방지됨으로써, 게이트와 비트선간의 콘택저항이 감소되고 이에 따라 소자의 동작속도 향상 및 성능의 안정화를 이룰 수 있다.

公开(公告)号：KR1019980068784A

公开(公告)日：1998-10-26

申请号：KR1019970005566

申请日：1997-02-24

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  유차영 ,  신명환 ,  배재현

IPC: H01L21/302

Abstract: 강유전체막 형성방법 및 이에 사용되는 세정방법을 개시하고 있다. 이는, 스토리지 전극이 형성된 웨이퍼 앞면 전면에 강유전체를 함유하는 용액을 스핀-코팅(Spin-Coating)하는 단계와, 웨이퍼 앞면 에지부는 순수(DeIonized Water)로 세정하고, 웨이퍼 뒷면은 이소프로필 알콜(Iso Prophyl Alchohol)로 세정하여, 웨이퍼 앞면 에지부 및 웨이퍼 뒷면에 코팅된 강유전체를 함유하는 용액을 제거하는 단계와 어닐링 공정을 통해 스핀 코팅된 층을 고체화시켜 강유전체막을 형성하는 단계를 구비한다. 따라서, 강유전체 막 형성시 웨이퍼 앞면 에지부에 코팅된 PZT 용액을 순수로 제거하고 뒷면 에지부에 코팅된 PZT 용액을 IPA로 완전히 제거할 수 있기 때문에, 고온 열처리 공정 및 차후 공정 진행시 이로 인한 파티클 원인을 제거할 수 있다.

公开(公告)号：KR1019980006231A

公开(公告)日：1998-03-30

申请号：KR1019960025219

申请日：1996-06-28

Applicant: 삼성전자주식회사

Inventor： 김영선 ,  심세진 ,  유차영 ,  박영욱

IPC: H01L27/108

公开(公告)号：KR1019970003975A

公开(公告)日：1997-01-29

申请号：KR1019950016895

申请日：1995-06-22

Applicant: 삼성전자주식회사

Inventor： 박영욱 ,  유차영 ,  김영선 ,  심세진

IPC: H01L27/108

Abstract: HSG로된 스토리지전극및 이를형성하는방법에대해기재되어있다. 이는원통형기둥모양으로된 도전축및 도전축의양측벽에형성된반구모양의그레인들로구성되어있고, 원통형기둥모양으로된 도전축을형성하는공정, 기둥의양측벽에비정질실리콘층을형성하는공정및 비정질실리콘을어닐링함으로써반구모양의그레인들로구성된도전층을형성하는공정을포함한다. 따라서, 원하는곡률을갖는 HSG를형성할수 있다.

Abstract translation: 描述由HSG制成的存储电极及其形成方法。 这可以由在导电性轴和一个圆柱状的导电性轴，在形成导电圆柱形柱的形状的轴，柱和无定形的侧壁上形成非晶硅层的工序的工序的两个侧壁形成的半球状的晶粒的 通过对硅进行退火形成由半球形晶粒组成的导电层。 因此，可以形成具有期望曲率的HSG。

公开(公告)号：KR101929224B1

公开(公告)日：2018-12-14

申请号：KR1020120080195

申请日：2012-07-23

Applicant: 삼성전자주식회사

Inventor： 박민영 ,  김윤수 ,  강상열 ,  유차영 ,  임재순 ,  최재형

IPC: H01L21/02 ,  C23C16/455

Abstract: 반도체 소자의 제조 방법을 제공한다. 이 방법은 반도체 기판을 공정 챔버 내로 로딩하고, 상기 공정 챔버 내의 상기 반도체 기판 상에 증착 막을 형성하는 것을 포함한다. 상기 증착 막을 형성하는 것은 상기 반도체 기판 상에 단위 층을 반복적으로 형성하는 것을 포함한다. 상기 증착 막이 형성된 반도체 기판을 상기 공정 챔버로부터 언로딩한다. 상기 단위 층을 형성하는 것은 상기 공정 챔버 내에 전구체 물질 및 막-제어 물질을 포함하는 공정 물질을 공급하여 상기 반도체 기판 상에 예비 단위 층을 형성하되, 상기 전구체 물질은 중심 원자 및 상기 중심 원자와 결합된 리간드를 포함하고, 상기 막-제어 물질은 상기 전구체 물질의 상기 리간드의 수소 화합물이고, 상기 예비 단위 층을 갖는 반도체 기판이 위치하는 상기 공정 챔버를 제1 퍼지하고, 상기 제1 퍼지된 공정 챔버 내의 상기 예비 단위 층을 단위 층으로 형성하고, 상기 단위 층을 갖는 반도체 기판이 위치하는 상기 공정 챔버를 제2 퍼지하는 것을 포함한다.

公开(公告)号：KR101725222B1

公开(公告)日：2017-04-11

申请号：KR1020110134000

申请日：2011-12-13

Applicant: 삼성전자주식회사

Inventor： 최재형 ,  박기연 ,  김준 ,  유차영 ,  김윤수 ,  권호준 ,  강상열

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L28/60 ,  H01L28/92

Abstract: 캐패시터의하부전극의변형을방지할수 있는반도체소자의제조방법을개시한다. 본발명에따른반도체소자의제조방법은, 몰드층및 몰드층상에배치되는지지대층을가지는반도체기판을준비하는단계, 몰드층및 지지대층을관통하는복수의홀들을형성하는단계, 복수의홀들내에복수의하부전극들을형성하는단계, 몰드층의적어도일부를제거하여, 복수의하부전극들의적어도일부분을노출시키는단계, 복수의하부전극들의노출면으로부터복수의하부전극들의일부분을제거하는단계, 복수의하부전극들상에유전층및 상부전극층을순차적으로형성하는단계를포함한다.

Abstract translation: 公开了一种制造能够防止电容器的下电极变形的半导体器件的方法。 根据本发明的制造半导体器件的方法包括以下步骤：准备具有模层和设置在模层上的支撑层的半导体衬底，形成穿过模层和支撑层的多个孔， 通过去除模制层的至少一部分来暴露多个下电极的至少一部分，从多个下电极的暴露表面去除多个下电极的一部分， 并且在多个下电极上依次形成电介质层和上电极层。

公开(公告)号：KR1020140114480A

公开(公告)日：2014-09-29

申请号：KR1020130026877

申请日：2013-03-13

Applicant: 삼성전자주식회사

Inventor： 정숙진 ,  이종철 ,  김윤수 ,  유차영 ,  최근규

IPC: H01L21/205 ,  H01L21/8242 ,  H01L27/108

CPC classification number: H01L21/02219 ,  C23C16/45529 ,  H01L21/02159 ,  H01L21/022 ,  H01L21/0228

Abstract: The present invention discloses a thin layer forming method. This method includes a step of forming a dielectric layer by using a silicon precursor displayed as HzSi(NR4R5)4-z and a metal precursor displayed as M(OR1R2) or R3yM(NR1R2)x-y. At this time, R1, R2, R3, R4, and R5 are hydrogen or hydrocarbon, R3 is different from R1, R2, R4, and R5, and x=3~5, y=1~4, z=2~3, M is metal, and the dielectric layer is a metal nitride layer doped with silicon or metal silicate.

Abstract translation: 本发明公开了一种薄层形成方法。 该方法包括通过使用显示为HzSi（NR4R5）4-z的硅前体和显示为M（OR1R2）或R3yM（NR1R2）x-y的金属前体形成电介质层的步骤。 此时，R1，R2，R3，R4和R5是氢或烃，R3不同于R1，R2，R4和R5，x = 3〜5，y = 1〜4，z = 2〜3 M是金属，介电层是掺有硅或金属硅酸盐的金属氮化物层。

公开(公告)号：KR1020130015145A

公开(公告)日：2013-02-13

申请号：KR1020110076992

申请日：2011-08-02

Applicant: 삼성전자주식회사

Inventor： 정병홍 ,  유차영 ,  김동현

IPC: H01L21/027 ,  H01L21/8239

CPC classification number: H01L21/32139 ,  H01L21/0217 ,  H01L21/0228 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/3086 ,  H01L21/3088 ,  H01L21/31116 ,  H01L27/0207 ,  H01L27/10888 ,  H01L27/10891 ,  H01L27/11568 ,  H01L21/8239 ,  H01L21/0274

Abstract: PURPOSE: A method for forming a fine pattern of a semiconductor device is provided to simplify a manufacturing process by removing a mask layer with poly silicon to reduce the number of mask layers. CONSTITUTION: An etched layer(210) and a hard mask layer(220) are formed on a substrate(200). A carbon containing film is formed on the hard mask layer. A carbon containing film pattern(230a) is formed by etching the carbon containing film. A spacer mask layer(260) including silicon nitride is formed on the carbon containing film pattern. A spacer is formed to cover the sidewalls of the carbon containing film pattern. A hard mask pattern is formed by etching the hard mask layer using the spacer as an etch mask.

Abstract translation: 目的：提供一种用于形成半导体器件的精细图案的方法，以通过用多晶硅去除掩模层来简化制造工艺，以减少掩模层的数量。 构成：在衬底（200）上形成蚀刻层（210）和硬掩模层（220）。 在硬掩模层上形成含碳膜。 通过蚀刻含碳膜形成含碳膜图案（230a）。 在含碳膜图案上形成包括氮化硅的间隔物掩模层（260）。 形成间隔物以覆盖含碳膜图案的侧壁。 通过使用间隔物作为蚀刻掩模蚀刻硬掩模层来形成硬掩模图案。

公开(公告)号：KR1020110004670A

公开(公告)日：2011-01-14

申请号：KR1020090062221

申请日：2009-07-08

Applicant: 삼성전자주식회사

Inventor： 최재형 ,  유차영 ,  이종철 ,  윤경렬 ,  임기빈 ,  최훈상 ,  오세훈 ,  조세휘

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L28/40 ,  H01L28/91

Abstract: PURPOSE: A semiconductor device and a method for manufacturing the same are provided to suppress leakage current and fail bits by arranging dielectric layers with different properties in a multi-layered dielectric structure. CONSTITUTION: A first electrode(110) is formed on a substrate(100). A multi-layered dielectric structure(120a) is formed on the first electrode. The multi-layered dielectric structure includes a first dielectric layer(112) and a second dielectric layer(114). A second electrode(130) is formed on the multi-layered dielectric structure. The first and second electrodes function as the lower electrode and the upper electrode of a capacitor structure(150a).

Abstract translation: 目的：提供一种半导体器件及其制造方法，以通过在多层电介质结构中布置具有不同性质的电介质层来抑制漏电流和故障位。 构成：在基板（100）上形成第一电极（110）。 在第一电极上形成多层电介质结构（120a）。 多层电介质结构包括第一电介质层（112）和第二电介质层（114）。 第二电极（130）形成在多层电介质结构上。 第一和第二电极用作电容器结构（150a）的下电极和上电极。