公开(公告)号：KR1020060098643A

公开(公告)日：2006-09-19

申请号：KR1020050017868

申请日：2005-03-03

Applicant: 삼성전자주식회사

Inventor： 정은애 ,  박기연 ,  정정희 ,  김영선 ,  유차영

IPC: H01L27/04

CPC classification number: H01L28/75 ,  H01L21/02126 ,  H01L21/02164 ,  H01L21/02274 ,  H01L21/0228 ,  H01L28/91

Abstract: 엠아이엠 캐패시터의 형성방법들을 제공한다. 이 방법들은 반도체기판 상에 하부전극을 구비한다. 상기 하부전극 상에 유전막을 형성한다. 상기 유전막 상에 차례로 적층된 도전막 및 텅스텐막의 이중구조로 형성된 상부전극을 형성한다. 이때, 상기 텅스텐막은 물리적 증착(Physical vapor deposition; PＶＤ)방법을 이용하여 형성한다. 상기 텅스텐막 상에 마스크 산화막을 형성한다.
엠아이엠 캐패시터, 상부전극, 텅스텐막, PVD(physical vapor deposition), 마스크 산화막, ALD(atomic layer deposition)

公开(公告)号：KR100615612B1

公开(公告)日：2006-08-25

申请号：KR1020050000996

申请日：2005-01-05

Applicant: 삼성전자주식회사

Inventor： 최재형 ,  김영선 ,  유차영 ,  정정희 ,  정은애 ,  김성태

IPC: H01L27/04 ,  H01L21/8242

Abstract: 금속 질화막을 하부전극으로 채택하는 엠아이엠 캐패시터 제조 방법들을 제공한다. 상기 방법들은 반도체 기판 상에 절연막을 형성하는 것을 구비한다. 상기 절연막 상에 금속 소스 가스 및 질화 가스를 공급하여 금속 질화물을 증착한다. 상기 금속 질화물 상에 질소를 함유하는 플러싱 가스를 공급하여 질화 반응(nitridation) 을 강화시킨다(enhance). 상기 금속 소스 가스 및 상기 질화 가스의 공급과 아울러서 상기 플러싱 가스의 공급을 적어도 1회 번갈아가면서 반복적으로 수행하여 금속 질화막을 형성한다.
질화 플러싱, 몰딩막, 하부 전극, 습식 식각, SFD, CVD

公开(公告)号：KR1020060013278A

公开(公告)日：2006-02-09

申请号：KR1020040062173

申请日：2004-08-06

Applicant: 삼성전자주식회사

Inventor： 박기연 ,  정정희 ,  임재순 ,  정은애 ,  김성태 ,  김영선 ,  유차영

IPC: H01L27/04

CPC classification number: H01L28/91 ,  H01L21/02068 ,  H01L21/32053 ,  H01L21/76862 ,  H01L27/10855

Abstract: 엠아이엠 캐패시터 제조 방법을 제공한다. 상기 엠아이엠 캐패시터 제조 방법은 층간 절연막을 관통하는 콘택 플러그를 형성하는 것을 구비한다. 상기 콘택 플러그 상부면에 타이타늄 실리사이드막을 형성한다. 상기 타이타늄 실리사이드막 형성 후 잔류된 티타늄을 질화 가스를 이용하여 플라즈마 처리한다. 상기 타이타늄 실리사이드막 상부에 잔존하는 자연 산화막 및 질화 처리에 의해 형성된 타이타늄질화막을 세정 공정을 진행하여 제거한다. 상기 세정 공정을 진행한 층간 절연막 상부에 식각 정지막 및 몰딩막을 차례로 형성한다. 상기 몰딩막을 패터닝하여 상기 콘택 플러그 상부의 상기 타이타늄 실리사이드막을 노출시키는 하부전극 콘택홀을 형성한다. 상기 하부전극 콘택홀의 내벽을 덮는 하부 전극을 형성한다. 상기 몰딩막을 제거하고, 상기 하부 전극을 덮는 유전막 및 상부 전극을 차례로 형성한다.
실리사이드, 오믹 콘택층, 습식 식각액, 침투

公开(公告)号：KR1020050049135A

公开(公告)日：2005-05-25

申请号：KR1020030083021

申请日：2003-11-21

Applicant: 삼성전자주식회사

Inventor： 김동찬 ,  강창진 ,  남병윤 ,  지경구 ,  정은애 ,  조성일

IPC: H01L27/108

CPC classification number: H01L27/10852 ,  H01L27/10817 ,  H01L28/91

Abstract: 반도체 장치의 커패시터 및 커패시터 제조 방법이 개시되어 있다. 기판 상에 증착된 하부 절연막과, 상기 하부 절연막을 관통하여 형성된 스토로지 노드 콘택과, 상기 스토로지 노드 콘택 상부면 및 하부 절연막 상부면에 걸쳐 접속되도록 바닥면이 형성되고, 상기 바닥면으로부터 이어지는 실린더 기둥의 상부는 상기 스토로지 노드 콘택의 상부면에서 수직 연장된 위치로부터 소정 방향으로 쉬프트된 위치에 형성되어 있는 실린더형의 하부 전극과, 상기 실린더형의 하부 전극의 실린더 내부면 및 외부면에 형성된 유전막 및 상부 전극으로 이루어지는 반도체 장치의 커패시터를 제공한다. 상기 커패시터는 하부 전극의 유효 면적이 증가되고, 하부 구조가 안정적이다.

公开(公告)号：KR1020040001330A

公开(公告)日：2004-01-07

申请号：KR1020020036487

申请日：2002-06-27

Applicant: 삼성전자주식회사

Inventor： 정은애 ,  이명범 ,  김영필 ,  김진균 ,  진범준

IPC: H01L21/28

CPC classification number: H01L21/76877 ,  H01L21/2257 ,  H01L21/28525 ,  H01L23/485 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A method of forming semiconductor device is provided to minimize diffusion of an impurity doped in a polysilicon layer which fills contact holes into a diffusion layer exposed by the contact holes. CONSTITUTION: An interlayer dielectric (109) is applied on the whole surface of a semiconductor substrate having an n-type impurity diffusion layer(108). By patterning the interlayer dielectric, a contact hole(110) is formed to expose a desired area of the n-type impurity diffusion layer. A doped polysilicon layer(120) is formed over the semiconductor substrate having the contact holes. The doped polysilicon layer(120) includes at least one polysilicon layer doped by an element having a relatively low diffusion rate compared to phosphorus.

Abstract translation: 目的：提供一种形成半导体器件的方法，以使掺杂在多晶硅层中的杂质的扩散最小化，该多晶硅层将接触孔填充到由接触孔暴露的扩散层中。 构成：在具有n型杂质扩散层（108）的半导体衬底的整个表面上施加层间电介质（109）。 通过图案化层间电介质，形成接触孔（110）以露出n型杂质扩散层的所需区域。 在具有接触孔的半导体衬底之上形成掺杂多晶硅层（120）。 掺杂多晶硅层（120）包括与磷相比具有相对较低扩散速率的元素掺杂的至少一个多晶硅层。

公开(公告)号：KR100378197B1

公开(公告)日：2003-03-29

申请号：KR1020010018961

申请日：2001-04-10

Applicant: 삼성전자주식회사

Inventor： 정은애 ,  황두섭 ,  유차영

IPC: H01L21/30

CPC classification number: H01L21/02315 ,  H01L21/02183 ,  H01L21/02197 ,  H01L21/31683 ,  H01L28/55 ,  H01L28/60 ,  H01L28/75

Abstract: A method of manufacturing a semiconductor device having a metal layer is provided in which variation of surface morphology resulting from thermal oxidation is suppressed. The metal layer is pretreated at a first temperature so that an upper surface of the metal layer is changed into a mixed phase of metal and oxygen and becomes substantially resistant to further oxidation during a subsequent heating at a higher temperature in an oxygen atmosphere.

Abstract translation: 提供了一种制造具有金属层的半导体器件的方法，其中抑制了由热氧化引起的表面形态的变化。 在第一温度下对金属层进行预处理，使得金属层的上表面变为金属和氧的混合相，并且在随后在氧气氛中的较高温度下的加热期间变得基本上抵抗进一步的氧化。

公开(公告)号：KR1020160043455A

公开(公告)日：2016-04-21

申请号：KR1020140137857

申请日：2014-10-13

Applicant: 삼성전자주식회사

Inventor： 정은애 ,  최정달 ,  나카니시,토시로 ,  김유빈 ,  남갑진 ,  이동규 ,  자오,광판

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L27/0886 ,  H01L21/823412 ,  H01L21/823431 ,  H01L27/1211 ,  H01L29/785

Abstract: 본발명의기술적사상은다양한크기의 finFET들을구비한로직소자의성능을향상시킬수 있고, 또한핀의스케일링에따른로직소자의성능을향상시키면서도 I/O 소자의신뢰성을향상시키고누설전류를방지할수 있는이종게이트구조의 FET를구비한반도체소자및 그제조방법을제공한다. 그반도체소자는기판; 상기기판상에형성된트리플(triple)-게이트구조의제1 핀전계효과트랜지스터(fin Field Effect Transistor: finFET); 및상기기판상에형성된더블(double)-게이트구조의제2 finFET;를포함한다.

Abstract translation: 本发明的技术思想提供了包括具有不同栅极结构的鳍场效应晶体管（FET）及其制造方法的半导体器件，其可以改善具有各种尺寸的finFET的逻辑器件的性能，从而提高逻辑的性能 同时提高I / O设备的可靠性，防止电流泄漏。 半导体器件包括：衬底; 具有形成在所述基板上的三栅极结构的第一finFET; 以及在基板上形成的具有双栅极结构的第二finFET。

公开(公告)号：KR1020150093543A

公开(公告)日：2015-08-18

申请号：KR1020140014452

申请日：2014-02-07

Applicant: 삼성전자주식회사

Inventor： 정은애 ,  남갑진 ,  김성민 ,  김진석 ,  백성권

IPC: H01L21/336

CPC classification number: H01L29/0657 ,  H01L27/0886 ,  H01L27/1211 ,  H01L29/7853

Abstract: 본 발명의 기술적 사상은 이중 핀 구조를 갖는 핀 구조 전계 효과 트랜지스터를 포함하는 반도체 소자에서, 로직 반도체 소자의 성능을 향상시키고, 입출력 반도체 소자의 신뢰성을 향상시키기 위해 기판; 상기 기판 상에 형성된 상기 제1 핀 형 반도체 층을 포함하는 제1 핀 구조 전계 효과 트랜지스터; 및 상기 기판 상에 형성된 상기 제2 핀 형 반도체 층을 포함하는 제2 핀 구조 전계 효과 트랜지스터;를 포함하고, 상기 제1 핀 구조 전계 효과 트랜지스터와 상기 제2 핀 구조 전계 효과 트랜지스터는 소정의 거리만큼 이격되어 있으며, 상기 제1 핀 형 반도체 층과 상기 제2 핀 형 반도체 층의 종횡비(aspect ratio)가 서로 다른 것을 특징으로 하는 반도체 소자를 제공한다.

Abstract translation: 本发明涉及一种包括具有双鳍结构的鳍结构场效应晶体管的半导体器件，该半导体器件包括：衬底，用于提高逻辑半导体器件的性能并提高输入/输出的可靠性 半导体器件; 第一鳍状结构场效应晶体管，其包括形成在所述基板上的所述第一鳍式的第一鳍式半导体层; 以及第二鳍结构场效应晶体管，其包括形成在所述衬底上的第二鳍式半导体层，其中所述第一鳍结构场效应晶体管和所述第二鳍结构场效应晶体管被隔开预定距离，并且方面 第一鳍式半导体层和第二鳍式半导体层的比例彼此不同。

公开(公告)号：KR1020150073262A

公开(公告)日：2015-07-01

申请号：KR1020130160353

申请日：2013-12-20

Applicant: 삼성전자주식회사

Inventor： 나카니시,토시로 ,  김동환 ,  김수환 ,  김유빈 ,  김진석 ,  남갑진 ,  백성권 ,  안태현 ,  정은애

IPC: H01L27/11

CPC classification number: H01L27/1104 ,  H01L27/281 ,  H01L27/283 ,  H01L51/0048 ,  H01L51/057 ,  H01L51/0575

Abstract: 에스램셀의제1 및제2 액세스트랜지스터들, 제1 및제2 풀-업트랜지스터들및 제1 및제2 풀-다운트랜지스터들은수직채널부들을각각포함한다. 이로인하여, 에스램셀의점유면적이감소되어, 고집적화된반도체소자를구현할수 있다.

Abstract translation: 第一和第二存取晶体管，第一和第二上拉晶体管以及SRAM单元的第一和第二下拉晶体管分别包括垂直沟道单元，因此，本发明通过减少占用面积来实现高集成半导体器件 的SRAM单元。

公开(公告)号：KR1020130067666A

公开(公告)日：2013-06-25

申请号：KR1020110134462

申请日：2011-12-14

Applicant: 삼성전자주식회사

Inventor： 백성권 ,  김진석 ,  남갑진 ,  민지영 ,  정은애

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823857 ,  H01L21/28185 ,  H01L21/3115 ,  H01L27/10876 ,  H01L27/10894 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/7802

Abstract: PURPOSE: A manufacturing method of a semiconductor device including a transistor is provided to improve electrical properties by preventing the increase of a flat band voltage. CONSTITUTION: A gate insulating film pattern(110) is formed on a substrate(100). A sacrificial layer(170) is formed on the gate insulating film pattern. An annealing process is performed on the sacrificial layer. The sacrificial layer is removed. A gate electrode is formed on the gate insulating film pattern.

Abstract translation: 目的：提供包括晶体管的半导体器件的制造方法，以通过防止平带电压的增加来改善电性能。 构成：在基板（100）上形成栅极绝缘膜图案（110）。 牺牲层（170）形成在栅极绝缘膜图案上。 在牺牲层上进行退火处理。 牺牲层被去除。 在栅极绝缘膜图案上形成栅电极。