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公开(公告)号：KR1020170002053A
公开(公告)日：2017-01-06
申请号：KR1020150091943
申请日：2015-06-29
Applicant: 삼성전자주식회사
CPC classification number: H04L1/24 , G06F11/1048 , G11C29/52 , G11C2029/0411
Abstract: 반도체메모리장치내에포함되는에러정정회로는제1 레지스터, 에러정정코드(error correction code; 이하 ECC) 엔진및 데이터정정기를포함한다. 상기제1 레지스터는상기에러정정회로에서구현되는 ECC를검증하기위한코드검증모드에서적어도하나의에러비트를포함하는제1 에러벡터를저장한다. 상기 ECC 엔진은상기코드검증모드에서상기에러벡터를수신하고, 리셋패리티데이터에기초하여상기제1 에러벡터에대하여 ECC 디코딩을수행하여신드롬데이터를제공한다. 상기데이터정정기는상기신드롬데이터에기초하여상기제1 에러벡터에포함되는상기적어도하나의에러비트를선택적으로정정하고, 상기 ECC의특성을나타내는제2 에러벡터를출력한다.
Abstract translation: 操作半导体存储器件的方法可以包括从存储器控制器接收包括在半导体存储器件中的纠错码（ECC）引擎的数据，该数据包括至少一个预定误差。 可以在ECC引擎处接收预定奇偶校验，其中预定奇偶校验被配置为对应于数据而没有至少一个预定错误。 可以确定ECC引擎使用包括至少一个预定错误和预定奇偶校验的数据来校正数据中的多个错误。
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公开(公告)号：KR1020160064599A
公开(公告)日：2016-06-08
申请号：KR1020140168404
申请日：2014-11-28
Applicant: 삼성전자주식회사
CPC classification number: G11C29/4401 , G11C11/16 , G11C11/1673 , G11C11/1675 , G11C11/4096 , G11C29/42 , G11C2029/4402 , G11C29/04 , G11C29/44 , G11C29/56008 , G11C2029/1208 , G11C2029/5606
Abstract: 반도체메모리장치는메모리셀 어레이및 테스트회로를포함한다. 상기테스트회로는테스트모드에서상기메모리셀 어레이로부터데이터열을독출하고, 상기데이터열을제1 단위씩비교하면서상기제1 단위들의대응하는비트들을제2 단위씩비교하여상기데이터열의패스/페일정보와추가적인정보를포함하는페일정보신호를출력한다.
Abstract translation: 半导体存储器件包括存储单元阵列和测试电路。 测试电路从存储单元阵列读取数据流，并将第一单元的相应位与第一单元进行比较，同时比较每个第一单元的数据流，以输出包括通过/不合格信息和数据流的附加信息的故障信息信号 在测试模式下。
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公开(公告)号：KR1020160024472A
公开(公告)日：2016-03-07
申请号：KR1020140111225
申请日：2014-08-26
Applicant: 삼성전자주식회사
CPC classification number: G11C29/52 , G06F11/1048 , G11C11/15 , G11C11/1653 , G11C11/1659 , G11C11/1673 , G11C11/1675 , G11C29/702 , G11C2029/0411 , G11C2029/4402
Abstract: 반도체메모리장치는메모리셀 어레이및 에러정정회로를포함한다. 상기메모리셀 어레이에는복수의메모리셀들이배열된다. 상기에러정정회로는메인데이터를기초로패리티데이터를생성하고, 상기메인데이터와상기패리티데이터를구비하는코드워드를상기메모리셀 어레이에기입하고, 선택된메모리셀 로우로부터상기코드워드를독출하여신드롬들을생성하고, 상기신드롬들에기초하여독출된코드워드의에러를정정하되, 상기선택된메모리셀 로우의서로인접한제1 메모리셀의제1 데이터및 제2 메모리셀의제2 데이터를하나의심볼로할당하여심볼단위로에러를정정한다.
Abstract translation: 公开了一种包括存储单元阵列和纠错电路的半导体存储器件。 多个存储单元被排列在存储单元阵列中。 误差校正电路基于主数据生成奇偶校验数据，将具有主数据和奇偶校验数据的码字写入存储单元阵列，从存储器单元的选定行读取码字以产生校正子，并校正读出的错误 基于所述综合征的码字，其中在所述存储器单元的选定行中彼此相邻的第一存储器单元的第一数据和第二存储器单元的第二数据被分配为一个符号，并且每个符号的错误被校正 。
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公开(公告)号：KR1020150068140A
公开(公告)日：2015-06-19
申请号：KR1020130153991
申请日：2013-12-11
Applicant: 삼성전자주식회사
IPC: G11C29/42
CPC classification number: G11C29/42 , G06F11/1008 , G06F11/1048 , G06F11/2215 , G11C11/40 , G11C29/78 , G11C2029/0411
Abstract: 본발명에따른반도체메모리장치는, 메모리셀들; 쓰기동작시에러정정코드를이용하여데이터비트에대응하는적어도하나의패리티비트를발생하고, 읽기동작시상기적어도하나의패리티비트를이용하여상기메모리셀들로부터읽혀진상기데이터비트의에러를정정하는에러정정회로; 및테스트동작시 TMRS 정보를근거로하여상기메모리셀들로부터읽혀진데이터비트혹은패리티비트의에러정정/리던던시리페어동작을선택적으로수행하는테스트회로를포함한다.
Abstract translation: 根据本发明的半导体存储器件包括存储器单元，纠错电路，其通过在写入操作中使用纠错码产生对应于数据位的至少一个奇偶校验位，并且校正从该读出的数据位的错误 通过在读取操作中使用至少一个奇偶校验位的存储器单元，以及测试电路，其基于测试操作中的TMRS信息选择性地执行奇偶校验位或从存储器单元读取的数据位的纠错和冗余修复操作。
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公开(公告)号：KR1020150002949A
公开(公告)日：2015-01-08
申请号：KR1020130074628
申请日：2013-06-27
Applicant: 삼성전자주식회사
CPC classification number: G11C13/004 , G11C7/1039 , G11C7/1042 , G11C11/5678 , G11C11/5685 , G11C13/0061 , G11C2213/71 , G11C2213/72
Abstract: 저항체를 이용한 비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 상기 비휘발성 메모리 장치는 버퍼 메모리; 상기 버퍼 메모리에 저장된 제1 데이터를 제1 리드하는 리드 회로; 상기 제1 리드 동작 중에, 상기 버퍼 메모리에 제2 데이터를 제1 라이트하라는 제1 내부 라이트 명령이 발생되어도, 상기 제1 리드 동작이 종료된 후에, 상기 제1 라이트 동작을 수행하는 라이트 회로를 포함한다.
Abstract translation: 提供一种使用电阻元件来提高可靠性的非易失性存储器件及其制造方法。 非易失性存储器件包括缓冲存储器，执行存储在缓冲存储器中的第一数据的第一读取操作的读取电路和在第一读取操作完成之后执行第一写入操作的写入电路，即使第一内部 在第一读取操作中生成在缓冲存储器中执行第二数据的第一写入操作的写入命令。
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Patent Agency Ranking
公开(公告)号：KR1020140126220A
公开(公告)日：2014-10-30
申请号：KR1020130082461
申请日：2013-07-12
Applicant: 삼성전자주식회사
IPC: G11C29/42
CPC classification number: G11C29/42 , G06F11/1048 , G11C29/1201 , G11C2207/105
Abstract: 본 발명은 분할 배치되는 ECC 회로를 포함하는 반도체 메모리 장치에 대하여 개시된다. 반도체 메모리 장치는 뱅크의 메모리 셀들에서 독출되는 병렬 데이터 비트들을 감지 증폭하는 데이터 라인 센스 앰프들, 병렬 데이터 비트들 중 에러 비트를 검출하기 위한 신드롬 데이터를 발생하는 ECC 계산부, 신드롬 데이터를 이용하여 병렬 데이터 비트들 중 에러 비트를 정정하여 출력하는 ECC 정정부, 그리고 병렬 데이터 비트들을 수신하여 직렬 데이터 비트들로 변환하는 데이터 시리얼라이저를 포함한다. ECC 계산부는 데이터 라인 센스 앰프들에 인접하게 배치되고, ECC 정정부는 데이터 시리얼라이저에 인접하게 배치된다.
Abstract translation: 在本发明中，公开了包括单独设置的ECC电路的半导体存储器件。 半导体存储器件包括：数据线读出放大器，用于感测和放大在存储体的存储单元中读取的并行数据位; ECC计算单元，生成用于检测并行数据位中的错误位的校正子数据; ECC校正单元，其使用校正子数据校正并行数据位中的错误位，并输出校正数据; 以及数据串行器，其接收并行数据位并将并行数据位转换为串行数据位。 ECC计算单元布置在数据线读出放大器附近。 ECC校正单元布置在数据串行器附近。
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37.发明授权메모리 칩이 적층된 멀티 칩 패키지 메모리, 메모리 칩의적층 방법 및 멀티 칩 패키지 메모리의 동작 제어 방법 有权多芯片封装存储器堆叠存储器芯片，堆叠存储器的方法和用于控制多芯片封装存储器的操作的方法
公开(公告)号：KR101448150B1
公开(公告)日：2014-10-08
申请号：KR1020070099876
申请日：2007-10-04
Applicant: 삼성전자주식회사
CPC classification number: G11C5/025 , G11C5/02 , G11C5/04 , H01L25/0657 , H01L2225/06513 , H01L2225/06541 , H01L2924/0002 , H01L2924/00
Abstract: 메모리 칩이 적층된 멀티 칩 패키지 메모리, 메모리 칩의 적층 방법 및 멀티 칩 패키지 메모리의 동작 제어 방법이 개시된다. 상기 멀티 칩 패키지 메모리는 전달 메모리 칩, 제 1 내지 제 n 메모리 칩(n은 자연수) 및 관통 전극을 구비할 수 있다. 상기 전달 메모리 칩은 외부에서 수신되는 신호들 또는 내부에서 출력되는 신호들을 전달한다. 상기 제 1 내지 제 n 메모리 칩은 적어도 하나 이상의 뱅크를 포함하고 상기 전달 메모리 칩 위에 수직 방향으로 적층된다. 상기 관통 전극은 상기 전달 메모리 칩의 상부 표면으로부터 상기 제 n 메모리 칩의 상부 표면까지 연결되어 신호들을 전달한다. 상기 제 1 내지 제 n 메모리 칩 중 둘 이상의 메모리 칩들은 상기 뱅크들 중 동일 어드레스에 대응하는 뱅크들이 수직 방향으로 동일한 위치를 가지도록 적층된다. 상기 멀티 칩 패키지 메모리는 종래의 관통 전극을 이용한 멀티 칩 패키지 메모리보다 효율적인 리드 또는 라이트 동작을 수행할 수 있는 장점이 있다.
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公开(公告)号：KR1020130013637A
公开(公告)日：2013-02-06
申请号：KR1020110075366
申请日：2011-07-28
Applicant: 삼성전자주식회사
CPC classification number: G11C13/004 , G11C13/0004 , G11C29/42
Abstract: PURPOSE: A nonvolatile memory device is provided to minimize the size of a chip by integrating two decoders into one sharing decoder. CONSTITUTION: A memory core(190) includes a plurality of nonvolatile memory cells. A first read circuit(210_1) reads a first code word from the memory core in an RWW(Read While Write) operation. A second read circuit(210_2) reads a second code word from the memory core in an RMW(Read Modification Write) operation. A sharing decoder(220) is shared in the first read circuit and the second read circuit and selectively decodes the first code word or the second code word.
Abstract translation: 目的：提供非易失性存储器件，通过将两个解码器集成到一个共享解码器中来最小化芯片的尺寸。 构成：存储器芯（190）包括多个非易失性存储单元。 第一读取电路（210_1）在RWW（读写时）操作中从存储器核心读取第一代码字。 第二读取电路（210_2）在RMW（读取修改写入）操作中从存储器核心读取第二代码字。 共享解码器（220）在第一读取电路和第二读取电路中共享，并且选择性地解码第一代码字或第二代码字。
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公开(公告)号：KR1020100067904A
公开(公告)日：2010-06-22
申请号：KR1020080126501
申请日：2008-12-12
Applicant: 삼성전자주식회사
CPC classification number: G11C16/26 , G11C7/1051 , G11C7/12 , G11C16/24
Abstract: PURPOSE: A non-volatile memory device is provided to implement a reading operation at high speed by constructing a data output structure using an interleaving method and a shifting register method. CONSTITUTION: A plurality of selection blocks included in a power control block(240) receive data which is sensed through a plurality of bit lines. A plurality of selection blocks selectively outputs one of received data through interleaving method. A register block stores the data outputted from a plurality of selection blocks. The register block successively outputs to the output buffer(140) by shifting the stored data. A control block controls the operation of the register block and plurality of selection blocks. The control block(210) controls the latency of data read ready signal of a memory cell array.
Abstract translation: 目的：提供一种非易失性存储器件，通过使用交错方法和移位寄存器方法构造数据输出结构来实现高速读取操作。 构成：包括在功率控制块（240）中的多个选择块接收通过多个位线感测的数据。 多个选择块通过交织方式有选择地输出接收到的数据之一。 寄存器块存储从多个选择块输出的数据。 寄存器块通过移位所存储的数据而连续地输出到输出缓冲器（140）。 控制块控制寄存器块和多个选择块的操作。 控制块（210）控制存储器单元阵列的数据读取就绪信号的等待时间。
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公开(公告)号：KR1020090132871A
公开(公告)日：2009-12-31
申请号：KR1020080059055
申请日：2008-06-23
Applicant: 삼성전자주식회사
Inventor： 정회주
IPC: H01L23/12
CPC classification number: G11C7/1051 , G11C5/02 , G11C7/1057 , G11C7/106 , G11C7/1069 , H01L2224/16145 , H01L2224/16227 , H01L2924/15311
Abstract: PURPOSE: A semiconductor device and a multi-chip package are provided to buffer the read data of a memory chip in the memory chip and the interface chip by arranging an FIFO(First-In First-Out) unit in the memory chip and the interface chip individually. CONSTITUTION: A semiconductor device includes a plurality of memory chips(CHIP1-CHIP4) and an interface chip(CHIP_INT). Each memory chip has a memory core and a first FIFO unit. The interface chip has a second FIFO unit. The first FIFO units have the different depth corresponding to the characteristic of the memory chips. The second FIFO unit has the depth corresponding to the characteristic of the semiconductor device. The memory chips are stacked on the interface chip vertically. The memory chips are connected to the interface chip through the penetration electrodes(TSV1-TSV5).
Abstract translation: 目的：提供半导体器件和多芯片封装，通过在存储器芯片和接口中布置FIFO（先进先出）单元来缓冲存储器芯片和接口芯片中的存储器芯片的读取数据 单独的芯片。 构成：半导体器件包括多个存储器芯片（CHIP1-CHIP4）和接口芯片（CHIP_INT）。 每个存储器芯片具有存储器核心和第一FIFO单元。 接口芯片具有第二FIFO单元。 第一FIFO单元具有与存储器芯片的特性相对应的不同深度。 第二FIFO单元具有与半导体器件的特性对应的深度。 存储芯片垂直堆叠在接口芯片上。 存储芯片通过穿透电极（TSV1-TSV5）连接到接口芯片。
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