公开(公告)号：KR100829605B1

公开(公告)日：2008-05-15

申请号：KR1020060043035

申请日：2006-05-12

Applicant: 삼성전자주식회사

Inventor： 오정민 ,  한정남 ,  홍창기 ,  이근택 ,  강대혁 ,  심우관 ,  이종원

IPC: H01L27/115

CPC classification number: H01L27/115 ,  H01L21/76229 ,  H01L27/11568

Abstract: SONOS 타입의 비휘발성 메모리 장치의 제조 방법에 관한 것으로서, 상기 기판으로부터 돌출되는 소자 분리막을 형성한다. 상기 소자 분리막에 의해 노출되는 상기 기판 상에 그 표면이 상기 소자 분리막의 표면 아래에 위치하는 제1 박막을 형성한다. 상기 제1 박막 상에만 질화물의 제2 박막 패턴을 형성한다. 상기 제2 박막 패턴과 소자 분리막 상에 제3 박막 및 제4 박막을 형성한다. 상기 제4 박막, 제3 박막, 제2 박막 패턴 및 제1 박막을 순차적으로 패터닝함으로써 상기 기판 상에 상기 제1 박막의 터널 절연막, 상기 제2 박막 패턴의 전하 트랩막, 상기 제3 박막의 블로킹 절연막 및 상기 제4 박막의 게이트 전극을 포함하는 구조물들을 형성한다. 그 결과 우수한 전기적 성능의 구현이 가능한 SONOS 타입의 비휘발성 메모리 장치가 완성된다.

公开(公告)号：KR1020080006861A

公开(公告)日：2008-01-17

申请号：KR1020060066143

申请日：2006-07-14

Applicant: 삼성전자주식회사

Inventor： 오정민 ,  한정남 ,  홍창기 ,  이근택 ,  김영옥

IPC: H01L21/304

Abstract: A method for drying a semiconductor substrate and an apparatus for performing the same are provided to prevent the leaning effect of a capacitor caused by surface tension of water in a Marangoni dryer. A dipping process is performed to dip a semiconductor substrate into a receptacle with alcohol of a liquid state(S100). A moisture removal process is performed to remove moisture from the semiconductor substrate by removing relatively the alcohol with respect to the substrate dipped into the alcohol of the receptacle(S110). An alcohol removal process is performed to remove the remaining alcohol by dipping the substrate into an organic solvent including fluorine(S120). The alcohol includes isopropyl alcohol.

Abstract translation: 提供干燥半导体基板的方法及其执行装置，以防止Marangoni干燥器中由水的表面张力引起的电容器的倾斜效应。 进行浸渍处理以将半导体衬底浸入具有液态醇的容器中（S100）。 通过相对于浸入容器的醇中的基材去除相对于醇的水分，从而从半导体衬底去除水分（S110）。 通过将基材浸渍到包含氟的有机溶剂中来进行醇去除过程以除去剩余的醇（S120）。 酒精包括异丙醇。

公开(公告)号：KR1020070109694A

公开(公告)日：2007-11-15

申请号：KR1020060043035

申请日：2006-05-12

Applicant: 삼성전자주식회사

Inventor： 오정민 ,  한정남 ,  홍창기 ,  이근택 ,  강대혁 ,  심우관 ,  이종원

IPC: H01L27/115

CPC classification number: H01L27/115 ,  H01L21/76229 ,  H01L27/11568 ,  H01L21/28282

Abstract: A method for manufacturing a SONOS(Silicon Oxide Nitride Oxide Semiconductor) type non-volatile memory device is provided to prevent plasma-etching damage and to improve charge trap characteristics by using a silicon nitride layer having a charge trap layer pattern. A trench is formed on a substrate(100). The trench is buried sufficiently and an isolation layer(108) is formed on the substrate. A first thin film including an insulating material is formed on the substrate which is exposed by the isolation layer. A second thin film pattern including silicon nitride is formed on the first thin film. A third thin film as a dielectric layer is formed on the resultant structure including the second thin film pattern and the isolation layer. A fourth thin film including a conductive material is formed on the third thin film. A gate structure(150) including a tunnel insulating layer pattern of the first thin film, a charge trap layer pattern of the second thin film pattern, a blocking insulating layer pattern of the third thin film, and a gate electrode of the fourth thin film is formed by patterning the four thin film, the third thin film, the second thin film pattern, and the first thin film. A source/drain(130) is formed under the surface of the substrate adjacent to the gate structure.

Abstract translation: 提供一种用于制造SONOS（氧化硅氮化物半导体）型非易失性存储器件的方法，以通过使用具有电荷陷阱层图案的氮化硅层来防止等离子体蚀刻损伤并改善电荷陷阱特性。 在衬底（100）上形成沟槽。 沟槽被充分地埋入，并且在衬底上形成隔离层（108）。 在由隔离层露出的基板上形成包括绝缘材料的第一薄膜。 在第一薄膜上形成包括氮化硅的第二薄膜图案。 在包括第二薄膜图案和隔离层的所得结构上形成作为电介质层的第三薄膜。 在第三薄膜上形成包括导电材料的第四薄膜。 包括第一薄膜的隧道绝缘层图案，第二薄膜图案的电荷陷阱层图案，第三薄膜的阻挡绝缘层图案和第四薄膜的栅电极的栅极结构（150） 通过对四个薄膜，第三薄膜，第二薄膜图案和第一薄膜进行图案化而形成。 源极/漏极（130）形成在与栅极结构相邻的衬底的表面下方。

公开(公告)号：KR1020050095261A

公开(公告)日：2005-09-29

申请号：KR1020040020521

申请日：2004-03-25

Applicant: 삼성전자주식회사

Inventor： 권두원 ,  고형호 ,  문창섭 ,  심우관 ,  박임수 ,  김유경 ,  한정남

IPC: H01L21/304

CPC classification number: H01L21/02052

Abstract: 희석 에이.피.엠 수용액(An Aqueous Solution Diluted Ammonia And Peroxide Mixture)을 이용한 반도체 장치의 제조방법들을 제공한다. 이 제조방법들은 실리콘-게르마늄의 합금막을 갖는 단결정 실리콘 기저판에 희석 에이.피.엠 수용액을 사용해서 개별 소자들의 특성을 향상시킬 수 있는 방안을 제시한다. 이를 위해서, 기저판의 주 표면 상에 적어도 일 회의 성장 공정을 통해서 합금막을 형성하고, 상기 성장 공정 후 합금막의 상면에 세정 공정을 실시한다. 이때에, 상기 세정 공정은 희석 APM(Ammonia and Peroxide Mixture) 수용액을 사용해서 실시하는데, 상기 희석 APM 수용액은 수산화 암모늄(NH
4 OH), 과수(H
2 O
2 ) 및 탈 이온수(DI-Water)의 체적 비율을 1: 0.5 ~ 20 : 300 ~ 2000 중의 선택된 비율을 사용해서 형성한다. 이를 통해서, 상기 희석 에이.피.엠 수용액을 이용한 반도체 장치는 실리콘-게르마늄의 합금막에 과도한 식각을 하지 않아서 단결정 실리콘 기저판 상부의 개별 소자들의 특성을 향상시킨다.

公开(公告)号：KR101716113B1

公开(公告)日：2017-03-15

申请号：KR1020100108669

申请日：2010-11-03

Applicant: 삼성전자주식회사

Inventor： 박상진 ,  윤보언 ,  한정남 ,  송명근

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66636 ,  H01L21/28518 ,  H01L21/76802 ,  H01L29/4175 ,  H01L29/41775 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/7834 ,  H01L29/7845 ,  H01L29/7848

Abstract: 본발명은샐리사이드공정이용이하고미스-얼라인(mis-align)으로인한게이트의손상을방지할수 있는반도체소자및 이의제조방법을제공한다. 본발명의반도체소자의제조방법은, 기판상에형성된게이트패턴의양측에소스및 드레인을형성하고, 상기기판상에상기소스및 드레인의노출된부분을포함하는제1 절연막패턴을형성하고, 상기소스및 드레인영역과반응시키기위해상기소스및 드레인영역의상기노출된부분상에적어도하나의금속층을증착시킴으로써상기소스및 드레인영역의상기노출된부분상에실리사이드층을형성하고, 상기소스및 드레인영역의상기노출된부분상에상기실리사이드층을형성한후에, 상기제1 절연막패턴및 상기실리사이드층을덮도록상기기판의표면상에제2 절연막을형성하고, 상기실리사이드층을노출시키기위해상기제2 절연막을식각하여상기제2 절연막내에컨택홀을형성하고, 상기컨택홀의내부를도전성물질로매립하여금속배선컨택을형성하는것을포함하되, 상기게이트패턴에대한상기소스및 드레인영역의종횡비는 3:1 이하이고, 상기소스및 드레인영역과상기게이트패턴의단차는상기기판으로부터 250Å이하이고, 상기종횡비는상기소스및 드레인영역의폭에대한상기게이트패턴의상부와상기소스및 드레인영역의상부사이의단차의비율이다.

Abstract translation: 提供一种可以促进自对准硅化物工艺并且可以防止栅极由于不对准而被损坏的半导体器件，以及半导体器件的制造方法。 该方法包括在具有形成在栅极图案的两侧的栅极图案和源极/漏极区域的衬底上形成第一绝缘层图案，第一绝缘层图案具有源极/漏极区域的暴露部分，形成硅化物 在所述暴露的源极/漏极区上形成第二绝缘层，以在所述衬底的整个表面上形成覆盖所述第一绝缘层图案和所述硅化物层的第二绝缘层，以及在所述第二绝缘层中形成接触孔以露出所述硅化物层。

公开(公告)号：KR1020150144192A

公开(公告)日：2015-12-24

申请号：KR1020140073018

申请日：2014-06-16

Applicant: 삼성전자주식회사

Inventor： 김주연 ,  노동현 ,  박상덕 ,  윤일영 ,  한정남 ,  윤종밀

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66545 ,  H01L21/3105 ,  H01L21/31111 ,  H01L21/823425 ,  H01L21/823431 ,  H01L21/823437 ,  H01L27/088 ,  H01L27/0886 ,  H01L29/0642 ,  H01L29/66636 ,  H01L29/7812 ,  H01L29/7813

Abstract: 반도체장치의제조방법에서, 기판상에더미게이트절연막패턴, 더미게이트전극및 게이트마스크를포함하는더미게이트구조물을형성한다. 토즈를사용하여더미게이트구조물을커버하는층간절연막을기판상에형성한다. 게이트마스크가노출될때까지층간절연막상부를평탄화하여층간절연막패턴을형성한다. 노출된게이트마스크및 그하부의더미게이트전극및 더미게이트절연막패턴을제거하여기판상면을노출시키는개구를형성하되, 층간절연막패턴은남기면서더미게이트절연막패턴은불산(HF)을포함하는식각액을사용하여제거된다. 개구를채우는게이트구조물을형성한다.

Abstract translation: 一种制造半导体器件的方法包括以下步骤：在衬底上形成包括伪栅极绝缘图案，虚拟栅电极和栅极掩模的虚拟栅极结构; 通过在基板上使用调色硅氮烷（TOSZ）形成覆盖虚拟栅极结构的层间电介质; 通过平坦化层间电介质层的上部直到栅极掩模露出来形成层间电介质图案; 并且通过去除暴露的栅极掩模，以及在其下侧上形成伪栅电极和伪栅极绝缘图案，形成露出衬底的上表面的开口。 在离开层间介质图案的同时，通过使用包括HF的蚀刻剂来去除伪栅极绝缘图案。 形成了填充开口的门结构。

公开(公告)号：KR1020140023763A

公开(公告)日：2014-02-27

申请号：KR1020120090179

申请日：2012-08-17

Applicant: 삼성전자주식회사

Inventor： 박상진 ,  윤보언 ,  한정남 ,  권기상 ,  최원상

IPC: H01L21/28 ,  H01L21/768

CPC classification number: H01L23/53238 ,  H01L21/76805 ,  H01L21/7682 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76846 ,  H01L21/76852 ,  H01L21/76865 ,  H01L21/76883 ,  H01L23/485 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Provided is a semiconductor device having a metal plug and a gap-filling insulating layer. The semiconductor device comprises: a first interlayer insulating layer on a substrate; a first barrier metal layer which penetrates the first interlayer insulating layer, and is formed on a side wall and bottom of a first contact hole exposing the substrate; and a first metal plug which is formed on the first barrier metal layer, and with which the first contact hole is filled. The top of the first barrier metal includes: the first interlayer insulating layer; a gap-filling insulating layer with which a recess region is filled, wherein the recess region is defined by a first contact which is lower than the top of the first metal plug, a side of the first metal plug, a side of the first interlayer insulating layer, and the top of the first barrier metal layer; a second interlayer insulating layer on the gap-filling insulating layer; a gap-filling insulating layer which penetrates the second interlayer insulating layer, and with which the recess region is filled; and a second contact with which a second contact hole exposing the first metal plug is filled.

Abstract translation: 提供了具有金属插塞和间隙填充绝缘层的半导体器件。 半导体器件包括：在衬底上的第一层间绝缘层; 第一阻挡金属层，其穿过第一层间绝缘层，并形成在露出基板的第一接触孔的侧壁和底部; 以及形成在所述第一阻挡金属层上并且与所述第一接触孔填充的第一金属插塞。 第一阻挡金属的顶部包括：第一层间绝缘层; 填充有凹陷区域的间隙填充绝缘层，其中所述凹部区域由比所述第一金属插塞的顶部低的第一接触部，所述第一金属插塞的一侧，所述第一中间层的一侧 绝缘层和第一阻挡金属层的顶部; 间隙填充绝缘层上的第二层间绝缘层; 间隙填充绝缘层，其穿透所述第二层间绝缘层，并且所述凹部区域被填充; 以及第二接触件，暴露第一金属插塞的第二接触孔与该第二接触件填充。

公开(公告)号：KR1020130010362A

公开(公告)日：2013-01-28

申请号：KR1020110071117

申请日：2011-07-18

Applicant: 삼성전자주식회사

Inventor： 박상진 ,  윤보언 ,  한정남 ,  윤두성 ,  권기상 ,  최원상

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823425 ,  H01L21/02063 ,  H01L21/28518 ,  H01L21/31116 ,  H01L21/76814 ,  H01L21/76897 ,  H01L21/823475 ,  H01L29/78 ,  H01L29/786

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to improve the integration of the semiconductor device by reducing margin between a gate electrode and a contact hole to prevent a contact hole extension phenomenon by an etching process to remove a natural thin film. CONSTITUTION: A transistor including a gate electrode, a source region and a drain region are formed on a substrate(S110). An interlayer dielectric layer is formed to cover the transistor(S120). A natural thin film is formed on the upper side of the source and drain regions and a contact hole formed in the interlayer dielectric layer(S130). The natural thin film is selectively removed by an etching process under a non-plasma atmosphere(S140). An ohmic contact layer is formed in the source and drain regions without the natural thin film(S150). A contact plug is formed by filling the contact hole with conductive materials(S160). [Reference numerals] (AA) Start; (BB) End; (S110) Forming a transistor on a substrate; (S120) Forming an interlayer dielectric layer; (S130) Forming a contact hole in the interlayer dielectric layer in such a way that a natural thin film is formed on the interface with the upper side of source and drain regions; (S140) Removing the natural thin film selectively by an etching process under a non-plasma atmosphere; (S150) Forming an ohmic contact layer in the source and drain regions; (S160) Forming a contact plug

Abstract translation: 目的：提供一种制造半导体器件的方法，通过减小栅电极和接触孔之间的余量来改善半导体器件的集成，以通过蚀刻工艺防止接触孔延伸现象以去除天然薄膜。 构成：在衬底上形成包括栅电极，源区和漏区的晶体管（S110）。 形成层叠电介质层以覆盖晶体管（S120）。 在源区和漏区的上侧形成天然薄膜，形成在层间介质层中的接触孔（S130）。 通过在非等离子体气氛下的蚀刻工艺选择性地除去天然薄膜（S140）。 在没有天然薄膜的源极和漏极区域中形成欧姆接触层（S150）。 通过用导电材料填充接触孔来形成接触塞（S160）。 （附图标记）（AA）开始; （BB）结束; （S110）在基板上形成晶体管; （S120）形成层间绝缘层; （S130）在层间电介质层中形成接触孔，使得在与源极和漏极区域的上侧的界面上形成天然薄膜; （S140）在非等离子体气氛下通过蚀刻工艺选择性地去除天然薄膜; （S150）在源区和漏区形成欧姆接触层; （S160）形成接触塞

公开(公告)号：KR1020120068057A

公开(公告)日：2012-06-27

申请号：KR1020100080955

申请日：2010-08-20

Applicant: 삼성전자주식회사

Inventor： 최석헌 ,  윤보언 ,  여인준 ,  한정남

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L21/28008 ,  H01L21/823807 ,  H01L21/823814 ,  H01L27/0629 ,  H01L28/20 ,  H01L29/66545

Abstract: PURPOSE: A semiconductor device and a fabricating method thereof are provided to improve reliability by arranging a passive device pattern on a floor side of a recess region lower than an upper portion of an active part. CONSTITUTION: A substrate includes a first transistor region, a second transistor region, and a passive device region. A device isolation pattern(102) defines a first active part(105a) within the first transistor region and a second active part(105b) within the second transistor region. A passive device pattern(125r) is arranged on a floor side of a recess region formed within the device isolation pattern of the passive device region and includes a semiconductor material The floor side of the recess region is lower than an upper side of the active part.

Abstract translation: 目的：提供半导体器件及其制造方法，以通过将无源器件图案布置在低于有源部分的上部的凹陷区域的地板侧上来提高可靠性。 构成：衬底包括第一晶体管区域，第二晶体管区域和无源器件区域。 器件隔离图案（102）限定第一晶体管区域内的第一有源部分（105a）和第二晶体管区域内的第二有源部分（105b）。 无源器件图案（125r）布置在形成在无源器件区域的器件隔离图案内的凹陷区域的地板侧上，并且包括半导体材料。凹陷区域的地板侧低于有源部分的上侧 。

公开(公告)号：KR1020120047032A

公开(公告)日：2012-05-11

申请号：KR1020100108669

申请日：2010-11-03

Applicant: 삼성전자주식회사

Inventor： 박상진 ,  윤보언 ,  한정남 ,  송명근

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66636 ,  H01L21/28518 ,  H01L21/76802 ,  H01L29/4175 ,  H01L29/41775 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/7834 ,  H01L29/7845 ,  H01L29/7848 ,  H01L21/76232

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to improve the efficiency of subsequent processes by forming a silicide layer on source and drain regions before a contact hole is formed. CONSTITUTION: A gate pattern(120) is formed on a substrate(110). The gate pattern includes a gate insulating layer(120a) and a gate electrode(120b). A gate spacer(124) is formed on the sidewall of the gate electrode and the gate insulating layer. Source and drain regions(132) are formed on both sides of the gate pattern. A silicide layer(147) is formed on the top of the source and drain regions. A first insulating layer(143) is formed on the gate pattern and source and drain regions.

Abstract translation: 目的：提供一种半导体器件及其制造方法，通过在形成接触孔之前在源极和漏极区域上形成硅化物层来提高后续工艺的效率。 构成：在衬底（110）上形成栅极图案（120）。 栅极图案包括栅极绝缘层（120a）和栅极电极（120b）。 栅极间隔物（124）形成在栅极电极和栅极绝缘层的侧壁上。 源极和漏极区域（132）形成在栅极图案的两侧。 在源极和漏极区域的顶部上形成硅化物层（147）。 在栅极图案和源极和漏极区域上形成第一绝缘层（143）。