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    ＰＲＡＭ 물질층을 삽입층으로 갖는 ＲＲＡＭ 셀 및 이를 이용한 ＲＲＡＭ 어레이
    32.
    发明公开
    ＰＲＡＭ 물질층을 삽입층으로 갖는 ＲＲＡＭ 셀 및 이를 이용한 ＲＲＡＭ 어레이 有权
    具有PRAM材料的插入层的RRAM单元和使用其的RRAM阵列

    公开(公告)号：KR1020110005157A

    公开(公告)日：2011-01-17

    申请号：KR1020090062719

    申请日：2009-07-09

    Applicant: 서울대학교산학협력단

    Inventor： 박병국 ,  유경창

    IPC: H01L27/115 ,  H01L21/8247

    CPC classification number: H01L21/28273 ,  G11C13/0004 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/141

    Abstract: PURPOSE: A resistive-random-access-memory(RRAM) including a phase-change-random-access-memory(PRAM) material layer as an insertion layer and the RRAM array using the same are provided to improve the integrity of the RRAM using the PRAM material layer for operating a conduction route. CONSTITUTION: One or more PRAM material layers(42) are interposed in RRAM material layers(22, 24) as insertion layers. Surrounding electrodes(32, 34) are formed on both sides of each PRAM material layer. Either of surrounding electrodes includes a protrusion part. The protrusion part protruded toward a neighboring RRAM material layer. Each PRAM material layer opens and closes a conduction route.

    Abstract translation: 目的：提供包括作为插入层的相变随机存取存储器（PRAM）材料层和使用其的RRAM阵列的电阻随机存取存储器（RRAM），以提高RRAM的完整性，使用 用于操作传导路径的PRAM材料层。 构成：将一个或多个PRAM材料层（42）作为插入层插入RRAM材料层（22,24）中。 周围电极（32,34）形成在每个PRAM材料层的两侧。 周围电极中的任一个包括突出部。 突出部分向相邻的RRAM材料层突出。 每个PRAM材料层打开和关闭传导路径。

    수직 게이트를 갖는 4비트 메모리 셀 및 이를 이용한 노아 플래시 메모리 어레이와 그 제조방법
    33.
    发明公开
    수직 게이트를 갖는 4비트 메모리 셀 및 이를 이용한 노아 플래시 메모리 어레이와 그 제조방법 有权
    具有垂直门的4位存储单元，使用其的闪存存储器阵列及其制造方法

    公开(公告)号：KR1020100023165A

    公开(公告)日：2010-03-04

    申请号：KR1020080081792

    申请日：2008-08-21

    Applicant: 서울대학교산학협력단

    Inventor： 박병국 ,  김윤

    IPC: H01L27/115 ,  H01L21/8247

    CPC classification number: H01L27/2463 ,  H01L21/28185 ,  H01L21/31051 ,  H01L21/76224 ,  H01L21/76838

    Abstract: PURPOSE: A 4-bit memory cell having a vertical gate, a nor flash memory array using the same and a fabrication method thereof are provided to drive 4 bit memory cell with one symmetry gate by forming a vertical channel. CONSTITUTION: A 4 bit memory cell comprises a silicon substrate(10), a gate pin(70), a two silicon trench wall, a first source/drain, and a second source/drain. The silicon substrate comprises a trench. The insulating layer surrounds the gate pin. The silicon trench wall is interposed between an electric charge storage space and a blocking insulation film. The first source/drain and the second source/drain are formed on the trench wall of the each silicon trench.

    Abstract translation: 目的：提供具有垂直栅极的4位存储单元，使用其的快闪存储阵列及其制造方法，以通过形成垂直通道来驱动具有一个对称门的4位存储单元。 构成：4位存储单元包括硅衬底（10），栅极引脚（70），两个硅沟槽壁，第一源极/漏极和第二源极/漏极。 硅衬底包括沟槽。 绝缘层围绕栅极引脚。 硅沟槽壁介于电荷存储空间和阻挡绝缘膜之间。 第一源极/漏极和第二源极/漏极形成在每个硅沟槽的沟槽壁上。

    반도체 소자의 제조 방법
    36.
    发明授权
    반도체 소자의 제조 방법 有权

    公开(公告)号：KR101868634B1

    公开(公告)日：2018-06-19

    申请号：KR1020110109571

    申请日：2011-10-25

    Applicant: 에스케이하이닉스 주식회사 ,  서울대학교산학협력단

    Inventor： 이송주 ,  박정수 ,  김현우 ,  박병국

    IPC: H01L21/336 ,  H01L29/78

    CPC classification number: H01L29/66356 ,  H01L29/7391

    Abstract: 본발명은 TFET(Tunneling Field Effect Transistor) 구조를형성함에있어서, 비대칭(Asymmetric)으로형성된소자구현시 수반되는공정을단순화시키는기술을나타낸다. 본발명에따른반도체소자의제조방법은반도체기판상부에도전패턴을형성하는단계와, 도전패턴을마스크로불순물이온을주입하여상기반도체기판내에제 1 접합영역을형성하는단계와, 제 1 접합영역상부에상기도전패턴과평탄화된제 1 절연막을형성하는단계와, 도전패턴상측을식각하여상기제 1 절연막측벽을노출시키는단계와, 도전패턴상부의제 1 절연막측벽에스페이서를형성하는단계와, 스페이서를식각마스크로상기도전패턴을식각하여게이트패턴을형성하는단계와, 게이트패턴을마스크로상기반도체기판내에제 2 접합영역을형성하는단계를포함하는것을특징으로한다.

    다층 절연막을 갖는 전계효과 트랜지스터 기반의 바이오센서 및 그 제조방법
    37.
    发明公开
    다층 절연막을 갖는 전계효과 트랜지스터 기반의 바이오센서 및 그 제조방법 有权

    公开(公告)号：KR1020180060419A

    公开(公告)日：2018-06-07

    申请号：KR1020160159881

    申请日：2016-11-29

    Applicant: 서울대학교산학협력단

    Inventor： 박병국 ,  권대웅 ,  이륭빈 ,  김시현

    IPC: G01N27/414 ,  H01L29/772

    CPC classification number: G01N27/4146 ,  H01L29/4925 ,  H01L29/772

    Abstract: 본발명은다층절연막을갖는전계효과트랜지스터기반의바이오센서및 그제조방법에관한것으로, 감지소자의감지절연막과구동소자의다층절연막을동일공정으로형성하고, 감지영역내의보호막과층간절연막, 그리고블로킹산화막/질화막을순차식각함으로써, 열산화막과같은고순도절연막으로감지절연막을얻게되어종래다공성산화막의문제점을해소하고, 감지소자의액티브영역인실리콘나노선뿐만아니라감지절연막의물리적손상을줄일수 있게되었고, 구동소자의다층절연막중 전하저장층으로전자나정공주입을함으로써, 문턱전압을조절로바이오센서의감도를높일수 있는효과가있다.

    활성영역 아래 에어갭을 갖는 반도체소자 및 그 제조방법
    38.
    发明公开
    활성영역 아래 에어갭을 갖는 반도체소자 및 그 제조방법 审中-实审
    在有效区域内具有气隙的半导体器件及其制造方法

    公开(公告)号：KR1020170108259A

    公开(公告)日：2017-09-27

    申请号：KR1020160031861

    申请日：2016-03-17

    Applicant: 서울대학교산학협력단

    Inventor： 박병국 ,  이준일 ,  김장현 ,  권대웅

    IPC: H01L29/49 ,  H01L29/10 ,  H01L21/764 ,  H01L29/739 ,  H01L21/265 ,  H01L21/02 ,  H01L21/306 ,  H01L21/3065

    Abstract: 본발명은활성영역아래에어갭을갖는반도체소자및 그제조방법에관한것으로, 실리콘게르마늄층으로둘러싸인에어갭으로소스와드레인이완전히격리되도록하여고가의 SOI 기판을대신해전체소자의제작비용을낮출수 있고, 에어갭이크게형성되더라도이웃의격리절연막으로지지되어별도의지지층이불필요하고, 활성영역아래에에어갭이필요없는소자들과도공동집적할수 있는효과가있다.

    Abstract translation: 本发明可以涉及一种半导体器件和有源区之下的空气制造具有间隙的方法，而不是昂贵的SOI基板，使得所述源极和漏极完全由气隙分离，由硅锗层，以降低整个装置的制造成本包围 并且，即使在很大程度上形成的空气间隙是通过隔离绝缘膜邻居有支持是可以集成没有额外的支撑体层，并且不需要在有源区域下方的空气间隙过该元件的腔的效果。

    비대칭 채널과 게이트 절연막을 갖는 터널링 전계효과 트랜지스터 및 그 제조방법
    39.
    发明公开
    비대칭 채널과 게이트 절연막을 갖는 터널링 전계효과 트랜지스터 및 그 제조방법 有权
    具有不对称沟道和栅极绝缘膜的隧穿场效应晶体管及其制造方法

    公开(公告)号：KR1020170108258A

    公开(公告)日：2017-09-27

    申请号：KR1020160031860

    申请日：2016-03-17

    Applicant: 서울대학교산학협력단

    Inventor： 박병국 ,  권대웅 ,  김장현 ,  이준일

    IPC: H01L29/73 ,  H01L29/78 ,  H01L29/66 ,  H01L21/762 ,  H01L21/306

    Abstract: 본발명은터널링전계효과트랜지스터에관한것으로, 소스측채널영역을드레인측채널영역보다얇은두께로하여각 채널영역으로형성되는공핍층의차이및/또는각 채널영역상에형성되는게이트절연막의두께나물질차이, 나아가소스측채널영역을드레인측채널영역보다에너지밴드갭이작은반도체물질로비대칭구조로형성함으로써, 종래양방향전류특성및 낮은구동전류의문제를개선한비대칭채널과게이트절연막을갖는터널링전계효과트랜지스터및 그제조방법을제공한다.

    Abstract translation: 本发明的厚度是形成在隧穿场效应栅极绝缘膜涉及一种晶体管，差异和/或形成在各个信道区中的耗尽层与所述源极侧沟道区的厚度大于漏侧沟道区薄的相应信道部分和 材料的差异，并且通过形成在沟道区比能带间隙的漏侧沟道区进一步源侧是不对称结构，其具有小的半导体材料，传统的双向电流特性和隧道电具有不对称通道和栅极通过提高低驱动电流的问题绝缘膜场 一种效应晶体管及其制造方法。

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