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公开(公告)号：KR101751977B1
公开(公告)日：2017-06-28
申请号：KR1020150151713
申请日：2015-10-30
Applicant: 성균관대학교산학협력단
IPC: H01L29/06 , H01L21/768 , H01L21/31 , H01L21/324 , H01L21/56
CPC classification number: H01L21/385 , H01L21/02568 , H01L21/0259 , H01L21/2255 , H01L21/268 , H01L21/428 , H01L21/477 , H01L29/0657 , H01L29/1606 , H01L29/24
Abstract: 본발명은 2차원반도체의도핑방법에관한것으로서, 본발명의일 실시예에따른발명은 2차원반도체의도핑방법은, 기판상에감광입자가포함된절연층을형성하는단계; 열처리공정을통해, 절연층에포함된감광입자를절연층의표면으로이동시키는단계; 절연층상에, 2차원반도체층을형성하는단계; 및절연층에포함된감광입자의흡수파장에대응하는빛을노광시켜, 2차원반도체층에포함된 2차원반도체물질을도핑시키는단계를포함한다.
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公开(公告)号：KR101419533B1
公开(公告)日：2014-07-14
申请号：KR1020120157977
申请日：2012-12-31
Applicant: (재)한국나노기술원 , 성균관대학교산학협력단
IPC: H01L21/26 , H01L21/324
CPC classification number: H01L21/3221 , H01L21/26513 , H01L21/28512 , H01L21/28518 , H01L21/324 , H01L29/45
Abstract: 본 발명은 반도체 소자에서 접합 영역에서의 결함을 치유하기 위한 방법에 관한 것으로서, 기판 상에 p-Ge층을 성장시키고, 상기 p-Ge층 상층에 이온 임플란테이션을 통해 n+ Ge 영역을 형성하거나, p-Ge층 상층에 인시츄 도핑후 에칭하여 n+ Ge 영역을 형성하거나 또는 상기 p-Ge층 상층에 산화막을 증착시켜 패터닝 후 에칭하고 인시츄 도핑하여 n+ Ge층을 형성한 후, 캡핑용 산화막을 형성한 후 600℃~700℃에서 1시간 내지 3시간동안 열처리를 수행하여 전극을 증착시키는 공정을 포함하여 이루어지는 것으로, 열처리 공정을 통해 n+/p 졍션(junction)에서의 Ge 결함을 치유하고, 열처리를 통해 깊어진 졍션을 상대적으로 줄일 수 있어 누설 전류를 최소화하여 반도체 소자의 특성을 향상시키고, 반도체 소자의 고집적화 및 미세화 실현에 더욱 유용한 이점이 있다.
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公开(公告)号：KR1020200130015A
公开(公告)日：2020-11-18
申请号：KR1020190055291
申请日：2019-05-10
Applicant: 성균관대학교산학협력단 , 가천대학교 산학협력단
IPC: H01L45/00 , G06N3/063 , H01L29/772 , H01L21/8234
Abstract: 본발명은인간의뇌 신경망을모사하는시냅스소자및 이의제조방법에관한것이다. 본발명의일 실시예에따른멀티비트시냅스소자는, 전계효과트랜지스터(FET) 및상기전계효과트랜지스터에직렬연결된가변저항메모리(CBRAM)를포함하며, 상기전계효과트랜지스터는, 반도체채널층; 상기반도체채널층의양 단부에각각배치되는제 1 소오스/드레인및 제 2 소오스/드레인; 상기제 1 및제 2 소오스/드레인사이의상기반도체채널층상에배치되는게이트절연막; 상기게이트절연막상에배치되는유전체막; 및상기유전체막상에배치되는게이트전극을포함하며, 상기가변저항메모리의일 전극이상기트랜지스터의상기제 1 및제 2 소오스/드레인중 어느하나에연결되고, 상기유전체막은생체복합유전물질을포함할수 있다.
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Patent Agency Ranking
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公开(公告)号：KR1020180135341A
公开(公告)日：2018-12-20
申请号：KR1020170073336
申请日：2017-06-12
Applicant: 성균관대학교산학협력단
IPC: H01L27/06 , H01L29/861 , H01L27/24
Abstract: 본 발명의 일 실시예에 따른 다중 부성 미분 저항 소자는 제 1 부성 미분 저항 소자 및 상기 제 1 부성 미분 저항 소자에 병렬 연결되는 제 2 부성 미분 저항 소자를 포함하되, 제 1 부성 미분 저항 소자의 피크 및 벨리 특성과 제 2 부성 미분 저항 소자의 피크 및 벨리 특성이 합성되어, 2개의 피크와 벨리를 갖는 것이다.
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公开(公告)号：KR101805827B1
公开(公告)日：2018-01-10
申请号：KR1020160033635
申请日：2016-03-21
Applicant: 성균관대학교산학협력단
IPC: H01L29/792 , H01L29/423 , H01L29/51 , H01L29/788 , H01L29/861
CPC classification number: H01L29/423 , H01L29/51 , H01L29/788 , H01L29/792 , H01L29/861
Abstract: 본발명의일 실시예에따른부성미분저항(negative differential resistance) 소자는기판; 기판상에형성되고, 제 1 극성을갖는축퇴된제 1 반도체층; 기판상에형성되고, 제 2 극성을갖는축퇴된제 2 반도체층; 제 1 반도체층의일측단부에결합된제 1 전극; 제 2 반도체층의일측단부에결합된제 2 전극; 및제 1 반도체층과제 2 반도체층의접촉영역사이에위치한트랩층을포함하되, 트랩층은산화물층이고, 부성미분저항소자의동작시캐리어가트랩층에트랩되도록한다.
Abstract translation: 根据本发明实施例的负差分电阻器件包括：衬底; 退化的第一半导体层，形成在衬底上并具有第一极性; 退化的第二半导体层，形成在所述衬底上并且具有第二极性; 耦合到第一半导体层的一端的第一电极; 耦合到第二半导体层的一端的第二电极; 以及位于半导体层的接触区域之间的陷阱层，其中陷阱层是氧化物层，其中载流子在负差分电阻器件的操作期间被捕获在陷阱层中。
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公开(公告)号：KR1020150089841A
公开(公告)日：2015-08-05
申请号：KR1020140010889
申请日：2014-01-28
Applicant: 삼성전자주식회사 , 성균관대학교산학협력단
IPC: H01L21/265 , H01L21/84
CPC classification number: H01L51/002 , H01L21/225 , H01L21/2253 , H01L21/76251 , H01L29/1606 , H01L29/24 , H01L51/0558
Abstract: 2차원반도체의도핑방법이개시된다. 개시된 2차원반도체의도핑방법은기판상에반도체층을형성하는단계와, 상기반도체층에이온을주입하는단계와, 상기반도체층상에 2차원반도체또는유기물반도체로이루어진도프층을형성하는단계와상기기판을열처리하여상기반도체층의상기이온을상기도프층으로확산시켜서상기도프층을도핑하는단계를포함한다.
Abstract translation: 公开了掺杂二维半导体的方法。 掺杂二维半导体的方法包括在衬底上形成半导体层的步骤，将离子注入到半导体层中的步骤，在半导体层上形成由二维半导体或有机半导体制成的掺杂层的步骤，以及 通过加热衬底并将半导体层的离子扩散到掺杂层中，在掺杂层上进行掺杂过程的步骤。
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