公开(公告)号：KR100855992B1

公开(公告)日：2008-09-02

申请号：KR1020070032517

申请日：2007-04-02

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 채수두 ,  김정우 ,  박찬진 ,  한정희 ,  박병국 ,  이길성

IPC: H01L27/115

CPC classification number: H01L21/28282 ,  H01L21/28132 ,  H01L27/115 ,  H01L27/11568 ,  H01L29/1037 ,  H01L29/42332 ,  H01L29/42348 ,  H01L29/66787 ,  H01L29/7887 ,  H01L29/7923 ,  H01L29/7926 ,  H01L27/2463

Abstract: A non-volatile memory transistor including an active pillar having a sloped sidewall, a non-volatile memory array having the same, and a method for fabricating the same are provided to reduce power consumption by improving program efficiency. An active pillar(P) is protruded from a semiconductor substrate(10). The active pillar includes a sloped sidewall formed continuously from a surface of the semiconductor substrate. A gate electrode is formed to surround the sloped sidewall of the active pillar. An electric charge storage layer(23) is inserted between the active pillar and the gate electrode. A drain region(10d) is formed in an inside of an upper region of the active pillar. A source region(10s) is formed in the inside of the semiconductor substrate adjacent to a lower region of the active pillar.

Abstract translation: 提供了包括具有倾斜侧壁的有源支柱，具有其的非易失性存储器阵列及其制造方法的非易失性存储器晶体管，以通过提高程序效率来降低功耗。 活性柱（P）从半导体衬底（10）突出。 活性柱包括从半导体衬底的表面连续形成的倾斜侧壁。 栅电极形成为围绕有源支柱的倾斜侧壁。 电荷存储层（23）插入有源柱和栅电极之间。 漏极区域（10d）形成在有源支柱的上部区域的内部。 源极区域（10s）形成在与活性柱的下部区域相邻的半导体衬底的内部。

公开(公告)号：KR1020080034685A

公开(公告)日：2008-04-22

申请号：KR1020060100947

申请日：2006-10-17

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 채수두 ,  김정우 ,  박찬진 ,  한정희 ,  박병국 ,  박일한

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/792 ,  H01L29/66833 ,  H01L29/7926 ,  H01L21/28282 ,  H01L21/31144

Abstract: An NVM(non-volatile memory) device is provided to improve electron injection efficiency by making the injection direction of electrons passing through the bottom surface of a charge trap layer have the transfer direction of electrons. A semiconductor substrate(104) includes a bottom part(104c) and a vertical part vertically protruding from the bottom part. The vertical part includes first and second vertical parts(104a,104b). A first vertical part is positioned in the upper part of the semiconductor substrate with respect to a boundary step. The second vertical part is positioned under the first vertical part, greater in width than the first vertical part and protruding to the outside of the first vertical part. A charge trap layer(134) is positioned outside the first vertical part and on the boundary step. A control gate electrode(150) is positioned on the bottom part and outside the second vertical part and the charge trap layer. A first insulation layer(124) can be interposed between the semiconductor substrate and the charge trap layer. A second insulation layer(144) can be interposed between the semiconductor substrate and the control gate electrode.

Abstract translation: 提供NVM（非易失性存储器）器件以通过使通过电荷陷阱层的底表面的电子的注入方向具有电子的传输方向来提高电子注入效率。 半导体衬底（104）包括底部（104c）和从底部垂直突出的垂直部分。 垂直部分包括第一和第二垂直部分（104a，104b）。 相对于边界步骤，第一垂直部分位于半导体衬底的上部。 第二垂直部分位于第一垂直部分下方，宽度大于第一垂直部分并且突出到第一垂直部分的外侧。 电荷捕获层（134）位于第一垂直部分的外侧和边界台阶上。 控制栅电极（150）位于第二垂直部分和电荷陷阱层的底部和外部。 第一绝缘层（124）可以插入在半导体衬底和电荷陷阱层之间。 可以在半导体衬底和控制栅电极之间插入第二绝缘层（144）。

公开(公告)号：KR100800507B1

公开(公告)日：2008-02-04

申请号：KR1020060135357

申请日：2006-12-27

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  강상우

IPC: H01L29/775 ,  H01L21/336

CPC classification number: H01L29/7613 ,  H01L29/4983 ,  H01L29/66439

Abstract: A self-aligned single-electron transistor and a fabricating method thereof are provided to prevent generation of parasitic components of parallel MOSFETs by forming dual gates at both sides centering around a control gate without overlapping therewith. Source and drain regions(22a,24a) are formed on a semiconductor substrate to be separated from each other. A channel region is between the source and drain regions. A control gate(40b) is formed on the channel region. A gate dielectric(70) is formed on an upper portion of the channel region by surrounding the control gate. Two sidewall gates(80a,80b) are formed and self-aligned at both sides of an upper portion of the gate dielectric centering around the control gate. The source and drain regions are self-aligned at each sidewall gate. A dielectric sidewall spacer is formed along each sidewall gate on the source and drain regions.

Abstract translation: 提供自对准单电子晶体管及其制造方法，以通过在不与其重叠的情况下在围绕控制栅极的中心处的两侧形成双栅极来防止并联MOSFET的寄生元件的产生。 源极和漏极区域（22a，24a）形成在半导体衬底上以彼此分离。 沟道区域在源区和漏区之间。 控制栅极（40b）形成在沟道区上。 栅极电介质（70）通过围绕控制栅极而形成在沟道区的上部。 两个侧壁门（80a，80b）在围绕控制栅的中心栅电介质的上部两侧形成并自对准。 源极和漏极区域在每个侧壁栅极处是自对准的。 沿着源极和漏极区域上的每个侧壁栅极形成电介质侧壁间隔物。

公开(公告)号：KR100777016B1

公开(公告)日：2007-11-16

申请号：KR1020060055596

申请日：2006-06-20

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  조성재

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/115 ,  H01L27/11521 ,  H01L27/11524 ,  H01L21/26513 ,  H01L21/76885 ,  H01L27/11568

Abstract: A NAND flash memory array having a pillar structure and a fabricating method of the same are provided to improve remarkably a degree of integration in comparison with a two-dimensional planar structure by reducing an area of a memory cell in half. One or more insulator strips(24) have a pillar shape protruded in a constant interval on a semiconductor substrate(10). One or more semiconductor strips(14) have a pillar shape protruded in parallel between the insulator strips. One or more trenches(34) are formed by using the insulator strips and the semiconductor strips. Two or three dielectric layers include charge trap layers(44) and are formed at both sidewalls and a bottom of each trench. A sidewall gate(50) is formed on the dielectric layers. A first source/drain region is formed on the semiconductor strip of the bottom of the each trench. A second source/drain region is formed at an upper part of a pillar protruded from each semiconductor strip.

Abstract translation: 提供具有柱结构的NAND快闪存储器阵列及其制造方法，通过将存储单元的面积减少一半，可以显着地提高与二维平面结构相比的集成度。 一个或多个绝缘体条（24）具有在半导体衬底（10）上以恒定间隔突出的柱形。 一个或多个半导体条（14）具有在绝缘体条之间平行突出的柱状。 通过使用绝缘体条和半导体条形成一个或多个沟槽（34）。 两个或三个电介质层包括电荷陷阱层（44），并形成在每个沟槽的两个侧壁和底部。 侧壁栅极（50）形成在电介质层上。 在每个沟槽的底部的半导体条上形成第一源极/漏极区域。 第二源极/漏极区域形成在从每个半导体条突出的柱的上部。

公开(公告)号：KR100735929B1

公开(公告)日：2007-07-06

申请号：KR1020050050108

申请日：2005-06-11

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 박병국 ,  박일한 ,  김태훈

IPC: H01L27/115

CPC classification number: G11C16/0483 ,  H01L27/115

Abstract: 본 발명은 SOI 기판에서 얕은 정션 깊이를 갖는 NAND형 플래시 메모리 어레이 및 그 동작 방법에 관한 것으로, 메모리 셀의 채널이 켜질 때 바디 영역이 완전히 공핍되도록 얇게 제작된 SOI 기판 위에 얕은 정션을 갖는 메모리 셀로 NAND형 플래시 메모리 어레이를 구성함으로써, 리드 동작 시의 성능 향상은 물론, SOI구조에서 이레이즈 동작이 가능하도록 하며, 프로그램 동작 시에 종래의 NAND형 플래시 메모리 어레이에서 사용되던 높은 V
PASS 전압 대신 낮은 V
PASS 전압 사용을 가능하게 하여 종래 보다 프로그램 간섭(disturbance)을 효과적으로 줄이는 방법을 제공한다.
SOI, NAND, 플래시, 메모리, 어레이, 동작

公开(公告)号：KR100715228B1

公开(公告)日：2007-05-04

申请号：KR1020050052757

申请日：2005-06-18

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 박병국 ,  이정훈

IPC: H01L27/115

CPC classification number: H01L29/792 ,  H01L21/28282 ,  H01L29/1033 ,  H01L29/4232 ,  H01L29/66833 ,  H01L29/7854

Abstract: 본 발명은 종래 평면형 소노스 소자의 다중 유전층(ONO층)을 원통형 등과 같은 곡면 구조로 바꾼 새로운 구조의 소노스 메모리 소자와 그 제조방법을 제공하며, 본 발명에 의한 소노스 메모리 소자는 블로킹 산화막 상부의 곡률반경을 터널 산화막 하부의 곡률반경보다 크게함으로써, 이레이즈시 블로킹 산화막을 통과하는 전자의 백-터널링을 억제하여 메모리의 이레이즈 속도를 개선한 효과가 있다.
SONOS, ONO, 메모리, 소자, 곡면

公开(公告)号：KR1020060132418A

公开(公告)日：2006-12-21

申请号：KR1020050052757

申请日：2005-06-18

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 박병국 ,  이정훈

IPC: H01L27/115

CPC classification number: H01L29/792 ,  H01L21/28282 ,  H01L29/1033 ,  H01L29/4232 ,  H01L29/66833 ,  H01L29/7854 ,  H01L21/823437

Abstract: An SONOS(Silicon Oxide Nitride Oxide Silicon) memory device and its manufacturing method are provided to restrain electrons from penetrating through a blocking oxide layer in an erase operation and to improve an erase rate of memory by obtaining a cylinder type curved structure from a multi-dielectric film using a curved upper portion of an active region. A semiconductor substrate(100) includes an active region(120a) with a curved upper portion and a field region(200). Source/drain regions are spaced apart from each other on the active region. A multi-dielectric film(300) is formed along an upper surface of the active region. The multi-dielectric film is composed of a first oxide layer(320), a nitride layer(340) and a second oxide layer(360). A gate(400) is formed on the multi-dielectric film to enclose the second oxide layer.

Abstract translation: 提供了一种SONOS（氧化硅氮化物硅）存储器件及其制造方法，以在擦除操作中抑制电子穿过阻塞氧化物层，并通过从多层结构获得圆柱型弯曲结构，提高存储器的擦除率， 使用活性区域的弯曲上部的介电膜。 半导体衬底（100）包括具有弯曲上部和场区（200）的有源区（120a）。 源极/漏极区域在有源区域上彼此间隔开。 沿着有源区的上表面形成多介质膜（300）。 多介质膜由第一氧化物层（320），氮化物层（340）和第二氧化物层（360）组成。 在多电介质膜上形成栅极（400）以包围第二氧化物层。

公开(公告)号：KR1020060089262A

公开(公告)日：2006-08-09

申请号：KR1020050009846

申请日：2005-02-03

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 심재성 ,  박병국 ,  이종덕 ,  김정우

IPC: H01L27/115 ,  H01L21/314

CPC classification number: H01L29/66833 ,  H01L21/28282 ,  H01L21/3105 ,  H01L21/823892 ,  H01L29/792

Abstract: 본 발명은 다층의 도핑층을 갖는 소노스(SONOS) 메모리 셀을 이용한 노아(NOR) 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.
종래 소노스 메모리 셀의 구조와 달리 본 발명에서 사용되는 메모리 셀은 액티브 영역에 다층의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이 때 생성된 홀을 각 소노스 메모리 셀의 다중 유전층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 각 셀의 다중 유전층으로 주입시키는 방식으로 노아 플래시 메모리 어레이를 동작하는 방법을 제공한다.
SONOS, 플래시 메모리, 터널링, 애벌런치, NOR

公开(公告)号：KR1020060006163A

公开(公告)日：2006-01-19

申请号：KR1020040055051

申请日：2004-07-15

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  최병용

IPC: H01L29/78

CPC classification number: H01L29/49 ,  H01L21/02142 ,  H01L21/2053 ,  H01L27/1203 ,  H01L2924/13091

Abstract: 본 발명은 전계 효과 트랜지스터의 제조방법에 관한 것으로, 실리콘 및 실리콘 게르마늄 에피텍시(epitaxy) 기술을 적용한 SOI 기판을 이용하여 'T'자형의 게이트 형상을 갖는 소자를 제조함으로써, 종래 'T'자형 게이트 소자의 특성을 그대로 가지면서, 채널은 에피텍시로 얇게 길러진 SOI의 실리콘 에피층을 사용하여 극미세 전계 효과 트랜지스터로 바람직한 완전 공핍형(Fully Depleted Type)의 동작을 만들어 주며, 소스/드레인은 에피텍시로 두껍게 길러진 실리콘 게르마늄 에피층을 이용함으로써 소스/드레인의 시리즈 저항을 줄이고, 나아가 전계 효과 트랜지스터의 채널이 형성될 영역을 형성하기 위한 공정을 개선 함으로써 채널 영역의 실리콘층 두께를 균일성(uniformity)과 재현성(reproducibility) 있게 구현하는 방법을 제공하고 있다.
전계, 효과, 트랜지스터, 측벽, 게르마늄, 에피텍시, SOI

公开(公告)号：KR100483564B1

公开(公告)日：2005-04-15

申请号：KR1020020026415

申请日：2002-05-14

Applicant: 재단법인서울대학교산학협력재단

Inventor： 최병용 ,  이종덕 ,  박병국

IPC: H01L29/78

Abstract: 본 발명은 전계 효과 트랜지스터 및 그의 제조방법에 관한 것으로, SOI((Silicon-On-Insulator)기판을 이용하여, 게이트의 형상을 'T'자형을 갖는 소자를 제조함으로써, 넓은 디자인 창의 게이트 길이(L
1 )를 제공하고, 채널영역에서 바라보는 게이트 길이(L
2 )는 상대적으로 짧아, 극소 채널 형성이 용이하고, 게이트의 지연 및 저항을 줄여 소자의 동작을 빠르게 할 수 있는 효과가 있다.
더불어, 소스와 드레인 영역(3a,3b)의 실리콘층 두께(T
0 )는 채널의 두께(T
2 )보다 두껍게 하여, 저 저항으로 소스/드레인을 동작시킬 수 있는 효과가 발생한다.