Abstract:
A non-volatile memory transistor including an active pillar having a sloped sidewall, a non-volatile memory array having the same, and a method for fabricating the same are provided to reduce power consumption by improving program efficiency. An active pillar(P) is protruded from a semiconductor substrate(10). The active pillar includes a sloped sidewall formed continuously from a surface of the semiconductor substrate. A gate electrode is formed to surround the sloped sidewall of the active pillar. An electric charge storage layer(23) is inserted between the active pillar and the gate electrode. A drain region(10d) is formed in an inside of an upper region of the active pillar. A source region(10s) is formed in the inside of the semiconductor substrate adjacent to a lower region of the active pillar.
Abstract:
An NVM(non-volatile memory) device is provided to improve electron injection efficiency by making the injection direction of electrons passing through the bottom surface of a charge trap layer have the transfer direction of electrons. A semiconductor substrate(104) includes a bottom part(104c) and a vertical part vertically protruding from the bottom part. The vertical part includes first and second vertical parts(104a,104b). A first vertical part is positioned in the upper part of the semiconductor substrate with respect to a boundary step. The second vertical part is positioned under the first vertical part, greater in width than the first vertical part and protruding to the outside of the first vertical part. A charge trap layer(134) is positioned outside the first vertical part and on the boundary step. A control gate electrode(150) is positioned on the bottom part and outside the second vertical part and the charge trap layer. A first insulation layer(124) can be interposed between the semiconductor substrate and the charge trap layer. A second insulation layer(144) can be interposed between the semiconductor substrate and the control gate electrode.
Abstract:
A self-aligned single-electron transistor and a fabricating method thereof are provided to prevent generation of parasitic components of parallel MOSFETs by forming dual gates at both sides centering around a control gate without overlapping therewith. Source and drain regions(22a,24a) are formed on a semiconductor substrate to be separated from each other. A channel region is between the source and drain regions. A control gate(40b) is formed on the channel region. A gate dielectric(70) is formed on an upper portion of the channel region by surrounding the control gate. Two sidewall gates(80a,80b) are formed and self-aligned at both sides of an upper portion of the gate dielectric centering around the control gate. The source and drain regions are self-aligned at each sidewall gate. A dielectric sidewall spacer is formed along each sidewall gate on the source and drain regions.
Abstract:
A NAND flash memory array having a pillar structure and a fabricating method of the same are provided to improve remarkably a degree of integration in comparison with a two-dimensional planar structure by reducing an area of a memory cell in half. One or more insulator strips(24) have a pillar shape protruded in a constant interval on a semiconductor substrate(10). One or more semiconductor strips(14) have a pillar shape protruded in parallel between the insulator strips. One or more trenches(34) are formed by using the insulator strips and the semiconductor strips. Two or three dielectric layers include charge trap layers(44) and are formed at both sidewalls and a bottom of each trench. A sidewall gate(50) is formed on the dielectric layers. A first source/drain region is formed on the semiconductor strip of the bottom of the each trench. A second source/drain region is formed at an upper part of a pillar protruded from each semiconductor strip.
Abstract:
본 발명은 SOI 기판에서 얕은 정션 깊이를 갖는 NAND형 플래시 메모리 어레이 및 그 동작 방법에 관한 것으로, 메모리 셀의 채널이 켜질 때 바디 영역이 완전히 공핍되도록 얇게 제작된 SOI 기판 위에 얕은 정션을 갖는 메모리 셀로 NAND형 플래시 메모리 어레이를 구성함으로써, 리드 동작 시의 성능 향상은 물론, SOI구조에서 이레이즈 동작이 가능하도록 하며, 프로그램 동작 시에 종래의 NAND형 플래시 메모리 어레이에서 사용되던 높은 V PASS 전압 대신 낮은 V PASS 전압 사용을 가능하게 하여 종래 보다 프로그램 간섭(disturbance)을 효과적으로 줄이는 방법을 제공한다. SOI, NAND, 플래시, 메모리, 어레이, 동작
Abstract:
본 발명은 종래 평면형 소노스 소자의 다중 유전층(ONO층)을 원통형 등과 같은 곡면 구조로 바꾼 새로운 구조의 소노스 메모리 소자와 그 제조방법을 제공하며, 본 발명에 의한 소노스 메모리 소자는 블로킹 산화막 상부의 곡률반경을 터널 산화막 하부의 곡률반경보다 크게함으로써, 이레이즈시 블로킹 산화막을 통과하는 전자의 백-터널링을 억제하여 메모리의 이레이즈 속도를 개선한 효과가 있다. SONOS, ONO, 메모리, 소자, 곡면
Abstract:
An SONOS(Silicon Oxide Nitride Oxide Silicon) memory device and its manufacturing method are provided to restrain electrons from penetrating through a blocking oxide layer in an erase operation and to improve an erase rate of memory by obtaining a cylinder type curved structure from a multi-dielectric film using a curved upper portion of an active region. A semiconductor substrate(100) includes an active region(120a) with a curved upper portion and a field region(200). Source/drain regions are spaced apart from each other on the active region. A multi-dielectric film(300) is formed along an upper surface of the active region. The multi-dielectric film is composed of a first oxide layer(320), a nitride layer(340) and a second oxide layer(360). A gate(400) is formed on the multi-dielectric film to enclose the second oxide layer.
Abstract:
본 발명은 다층의 도핑층을 갖는 소노스(SONOS) 메모리 셀을 이용한 노아(NOR) 플래시 메모리 어레이 및 그 동작방법에 관한 것이다. 종래 소노스 메모리 셀의 구조와 달리 본 발명에서 사용되는 메모리 셀은 액티브 영역에 다층의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이 때 생성된 홀을 각 소노스 메모리 셀의 다중 유전층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 각 셀의 다중 유전층으로 주입시키는 방식으로 노아 플래시 메모리 어레이를 동작하는 방법을 제공한다. SONOS, 플래시 메모리, 터널링, 애벌런치, NOR
Abstract:
본 발명은 전계 효과 트랜지스터의 제조방법에 관한 것으로, 실리콘 및 실리콘 게르마늄 에피텍시(epitaxy) 기술을 적용한 SOI 기판을 이용하여 'T'자형의 게이트 형상을 갖는 소자를 제조함으로써, 종래 'T'자형 게이트 소자의 특성을 그대로 가지면서, 채널은 에피텍시로 얇게 길러진 SOI의 실리콘 에피층을 사용하여 극미세 전계 효과 트랜지스터로 바람직한 완전 공핍형(Fully Depleted Type)의 동작을 만들어 주며, 소스/드레인은 에피텍시로 두껍게 길러진 실리콘 게르마늄 에피층을 이용함으로써 소스/드레인의 시리즈 저항을 줄이고, 나아가 전계 효과 트랜지스터의 채널이 형성될 영역을 형성하기 위한 공정을 개선 함으로써 채널 영역의 실리콘층 두께를 균일성(uniformity)과 재현성(reproducibility) 있게 구현하는 방법을 제공하고 있다. 전계, 효과, 트랜지스터, 측벽, 게르마늄, 에피텍시, SOI
Abstract:
본 발명은 전계 효과 트랜지스터 및 그의 제조방법에 관한 것으로, SOI((Silicon-On-Insulator)기판을 이용하여, 게이트의 형상을 'T'자형을 갖는 소자를 제조함으로써, 넓은 디자인 창의 게이트 길이(L 1 )를 제공하고, 채널영역에서 바라보는 게이트 길이(L 2 )는 상대적으로 짧아, 극소 채널 형성이 용이하고, 게이트의 지연 및 저항을 줄여 소자의 동작을 빠르게 할 수 있는 효과가 있다. 더불어, 소스와 드레인 영역(3a,3b)의 실리콘층 두께(T 0 )는 채널의 두께(T 2 )보다 두껍게 하여, 저 저항으로 소스/드레인을 동작시킬 수 있는 효과가 발생한다.