公开(公告)号：KR1020030069779A

公开(公告)日：2003-08-27

申请号：KR1020020065467

申请日：2002-10-25

Applicant: 재단법인서울대학교산학협력재단

Inventor： 송인혁 ,  한민구 ,  김천홍

IPC: H01L29/786

CPC classification number: H01L29/66757 ,  H01L27/1281 ,  H01L29/78606 ,  H01L29/78675

Abstract: PURPOSE: A thin film transistor(TFT) and a fabricating method therefor are provided to form a polycrystalline silicon TFT having high mobility, a low leakage current and excellent electrical reliability regarding high temperature carrier stress by growing uniform grains not smaller than 4 micrometer so that one grain boundary is formed in a channel region. CONSTITUTION: An insulated substrate is prepared. A heat intercepting layer is disposed on the insulated substrate in a predetermined channel formation region, made of a material that has low heat conductivity to control vertical heat transfer in an annealing process. A semiconductor layer is formed on the insulated substrate and the heat intercepting layer, having a source region, a drain region and a channel region between the source region and the drain region such that the channel region overlaps the heat intercepting layer. An insulation layer is formed on the semiconductor layer in the channel region. A gate electrode is formed on the insulation layer, overlapping the channel region.

Abstract translation: 目的：提供薄膜晶体管（TFT）及其制造方法，以通过生长不小于4微米的均匀晶粒来形成具有高迁移率，低漏电流和低温载流子应力的优异电可靠性的多晶硅TFT， 在沟道区域形成一个晶界。 构成：准备绝缘基板。 热绝缘层设置在预定通道形成区域中的绝缘基板上，该材料由热导率低的材料制成，以在退火过程中控制垂直传热。 在绝缘基板和截流层上形成半导体层，该源极区域，漏极区域和源极区域与漏极区域之间的沟道区域，使得沟道区域与热拦截层重叠。 在沟道区域的半导体层上形成绝缘层。 在绝缘层上形成栅极电极，与沟道区域重叠。

公开(公告)号：KR100982035B1

公开(公告)日：2010-09-13

申请号：KR1020070127686

申请日：2007-12-10

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  박중현 ,  한상면

IPC: H01L29/786

Abstract: 본 발명은 박막 트랜지스터의 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 제조 공정중 대기 노출에 의한 오염 및 자연 산화막의 성장을 방지함으로써, 실리콘층과 게이트 절연층 사이의 계면 특성을 향상시키는데 있다.
이를 위해 본 발명은 기판을 준비하는 기판 준비 단계, 기판에 버퍼층을 형성하는 버퍼층 형성 단계, 버퍼층에 실리콘층을 형성하는 실리콘층 형성 단계, 실리콘층에 게이트 절연층을 형성하는 게이트 절연층 형성 단계, 게이트 절연층에 게이트 금속층을 형성하는 게이트 금속층 형성 단계, 게이트 금속층을 패터닝하여 게이트 전극을 형성하는 게이트 전극 패터닝 단계, 게이트 절연층 및 실리콘층을 차례로 패터닝하여 소스, 드레인 및 채널이 정의되도록 하는 게이트 절연층/실리콘층 패터닝 단계, 게이트 전극 및 실리콘층에 층간 절연층을 형성하는 층간 절연층 형성 단계, 층간 절연층에 콘택홀을 형성하여 실리콘층의 소스 및 드레인에 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성하는 소스/드레인 전극 형성 단계를 포함하고, 위의 실리콘층 형성 단계 및 게이트 절연층 형성 단계는 인시튜 공정으로 수행됨을 특징으로 하는 박막 트랜지스터의 제조 방법을 개시한다.

公开(公告)号：KR100894196B1

公开(公告)日：2009-04-22

申请号：KR1020070061234

申请日：2007-06-21

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  박현상

IPC: G09G3/30 ,  G09G3/32 ,  G09G3/20 ,  H05B33/12

Abstract: 본 발명은 유기 전계 발광 표시 장치에 관한 것으로, 해결하고자 하는 기술적 과제는 구동 트랜지스터의 문턱전압에 영향 받지 않고 발광 시간으로써 그레이 스케일을 표현함과 동시에 그레이 스케일 역전 등의 화질 열화 현상을 제거 하며 또한 어드레싱 회수를 반감함으로써 고해상도 및 고휘도를 구현 하는 데 있다.
이를 위해 본 발명은 주사선에 제어전극이 전기적으로 연결되고, 데이터선과 제1기준 전압선 사이에 전기적으로 연결된 스위칭 소자와, 스위칭 소자와 제1기준 전압선 사이에 전기적으로 연결된 용량성 소자와, 스위칭 소자와 제2기준 전압선에 전기적으로 연결되어 스위칭 소자에서 전달되는 전압과 제2기준 전압선에서 인가되는 전압을 비교하여 출력하는 비교기 및 비교기와 제1전원전압선 사이에 전기적으로 연결된 유기 전계 발광 소자를 포함하는 유기 전계 발광 표시 장치를 개시한다.
비교기, 유기 전계 발광 소자, 디지털, 아날로그, 기준전압

Abstract translation: 本发明中，该技术要解决的问题将删除的图像质量退化，例如在同一时间灰度反转表达由所述发光时间灰度级，而不受驱动晶体管的阈值电压还讨论了有机发光显示器的恢复 实现高分辨率和高亮度。

公开(公告)号：KR100811998B1

公开(公告)日：2008-03-10

申请号：KR1020060121693

申请日：2006-12-04

Applicant: 삼성에스디아이 주식회사 ,  재단법인서울대학교산학협력재단 ,  한민구

Inventor： 한민구 ,  남우진 ,  박중현 ,  신희선

IPC: H01L29/786

CPC classification number: H01L29/78696 ,  H01L29/78609 ,  H01L29/78618 ,  H01L29/78645

Abstract: A thin film transistor and a flat panel display including the same are provided to reduce effectively a leakage current by reducing kink current, horizontal electric field, and band bending. A semiconductor layer having a width and a length is formed on a substrate(10). The semiconductor layer includes a source region, a first channel region(20a), a first dopoing region(20c), a second channel region, and a drain region(20e). The first width of the first channel region is different from the second width of the second channel region. A gate insulating layer is formed on the semiconductor layer. A gate electrode is formed on the gate insulating layer. The gate electrode includes a first gate electrode(40a) formed at a position facing the first channel region and a second gate electrode(40b) formed at a position facing the second channel region.

Abstract translation: 提供薄膜晶体管和包括该薄膜晶体管的平板显示器，以通过减少扭结电流，水平电场和带弯曲来有效地减少泄漏电流。 在衬底（10）上形成具有宽度和长度的半导体层。 半导体层包括源极区，第一沟道区（20a），第一掺杂区（20c），第二沟道区和漏区（20e）。 第一沟道区的第一宽度与第二沟道区的第二宽度不同。 在半导体层上形成栅极绝缘层。 在栅极绝缘层上形成栅电极。 栅电极包括形成在面向第一沟道区的位置处的第一栅电极（40a）和形成在面向第二沟道区的位置的第二栅电极（40b）。

公开(公告)号：KR100811997B1

公开(公告)日：2008-03-10

申请号：KR1020060121697

申请日：2006-12-04

Applicant: 삼성에스디아이 주식회사 ,  재단법인서울대학교산학협력재단 ,  한민구

Inventor： 한민구 ,  송인혁 ,  박중현

IPC: H01L29/786

CPC classification number: H01L29/78621 ,  H01L27/1248 ,  H01L29/78606

Abstract: A thin film transistor, a method for manufacturing the same, and a flat panel display including the same are provided to form a lightly doped drain structure in a junction part between an active region and source/drain regions by using a sidewall effect. A semiconductor layer(13) includes an active region, source/drain regions, and a lightly doped region. A gate insulating layer(14) and a gate electrode(15) are overlapped on the active region. A first interlayer dielectric(16) is formed on the source/drain regions and the gate electrode. A second interlayer dielectric(17) is formed on the first interlayer dielectric and includes a contact hole for exposing a part of the source/drain regions. Source/drain electrodes(18,19) are connected through the contact hole to the source/drain regions. The amount of the first interlayer dielectric deposited on a sidewall of the gate insulating layer is larger than the amount of the first interlayer dielectric deposited on the source/drain regions.

Abstract translation: 提供薄膜晶体管，其制造方法和包括该薄膜晶体管的平板显示器，以通过使用侧壁效应在有源区域和源极/漏极区域之间的接合部分中形成轻掺杂的漏极结构。 半导体层（13）包括有源区，源极/漏极区和轻掺杂区。 栅极绝缘层（14）和栅电极（15）重叠在有源区上。 在源极/漏极区域和栅极电极上形成第一层间电介质（16）。 第二层间电介质（17）形成在第一层间电介质上，并且包括用于暴露一部分源/漏区的接触孔。 源/漏电极（18,19）通过接触孔连接到源极/漏极区域。 沉积在栅极绝缘层的侧壁上的第一层间电介质的量大于沉积在源极/漏极区上的第一层间电介质的量。

公开(公告)号：KR100761868B1

公开(公告)日：2007-09-28

申请号：KR1020060067928

申请日：2006-07-20

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  박현상 ,  이재훈

IPC: G09G3/30 ,  G09G3/20

CPC classification number: G09G3/3233 ,  G09G2300/0842 ,  G09G2310/0254 ,  G09G2320/0285 ,  G09G2320/043 ,  G09G2340/0435

Abstract: A data signal generation apparatus and a pixel structure of a display device using an active matrix organic light emitting diode are provided to prevent threshold voltage from being degraded due to positive voltage applied to a gate of a drive transistor by applying negative voltage to a gate node of a current drive transistor periodically. A data signal generation apparatus of a display device using an active matrix organic light emitting diode comprises a frame memory(110), a timing controller, a look up table(120), an external control signal POL, and a digital-analog converter(140). The frame memory stores previous frame data. The timing controller doubles frame frequency to output the previous frame data. The reference converts the same doubled frame data into different digital output signals. The external control signal POL has a frame cycle, and selects the digital data alternately according to the frames.

Abstract translation: 提供使用有源矩阵有机发光二极管的显示装置的数据信号产生装置和像素结构，以通过向栅极节点施加负电压来防止阈值电压由于施加到驱动晶体管的栅极的正电压而劣化 周期性地驱动电流驱动晶体管。 使用有源矩阵有机发光二极管的显示装置的数据信号产生装置包括帧存储器（110），定时控制器，查找表（120），外部控制信号POL和数模转换器 140）。 帧存储器存储先前的帧数据。 定时控制器使帧频倍增，输出前一帧数据。 该参考将相同的双倍帧数据转换为不同的数字输出信号。 外部控制信号POL具有帧周期，并且根据帧交替地选择数字数据。

公开(公告)号：KR100608249B1

公开(公告)日：2006-08-02

申请号：KR1020040095023

申请日：2004-11-19

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  남우진 ,  정상훈 ,  이재훈

IPC: G09G3/36 ,  G09G3/30 ,  G09G3/20

Abstract: 본 발명은 아날로그 버퍼회로에 관한 것으로, 제1 전원전압(V
DD )을 수신하며, 노드 A에서 게이트 전극과 드레인 전극이 접속된 제1 트랜지스터와; 상기 제1 트랜지스터의 소스/드레인 전류 통로에 자신의 소스/드레인 전류통로가 직렬 접속되며, 제2 전원전압(V
SS )을 수신하는 제2 트랜지스터와; 입력전압을 수신하고, 상기 타이밍 제어부에 의해 제어되며, 노드 B에서 자신의 드레인 전극과 상기 제2 트랜지스터의 게이트 전극이 접속된 제3 트랜지스터와; 타이밍 제어부에 의해 제어되며, 소스 전극이 상기 노드 A에 접속된 제4 트랜지스터와; 상기 타이밍 제어부에 의해 제어되며, 상기 제1 전원전압(V
DD )과 상기 노드 B 사이에 소스/드레인 전류통로가 접속된 제5 트랜지스터와; 상기 제1 전원전압(V
DD )과 출력단 사이에 접속된 커패시터를 포함하며, 상기 출력단에서의 전압은 상기 입력전압과 함수관계에 있음을 특징으로 한다.
박막트랜지스터, 아날로그 버퍼회로, 포화영역, 함수관계

公开(公告)号：KR1020060057928A

公开(公告)日：2006-05-29

申请号：KR1020040097125

申请日：2004-11-24

Applicant: 재단법인서울대학교산학협력재단

Inventor： 하민우 ,  이승철 ,  한민구

IPC: H01L29/778 ,  H01L21/324

CPC classification number: H01L29/66462 ,  H01L21/268 ,  H01L21/324

Abstract: 본 발명은 후처리 어닐링 (post annealing) 기술에 관한 것으로, GaN 소자의 드레인 전류 증가, 트랜스 컨덕턴스(transconductance) 증가, 누설 전류 감소 및 항복 전압 (breakdown voltage) 증가를 위하여 GaN 소자가 제작된 뒤 소자에 엑시머 레이저 펄스 (excimer laser pulse)를 가하는 것이다. 본 발명에 다른 엑시머 레이저 펄스를 이용한 후처리 어닐링 방법은 공정이 용이하며 쇼트키 게이트 (Schottky gate)의 열화 없이 GaN 소자의 전기적 특성 개선을 개선할 수 있다.
후처리 어닐링, 엑시머 레이저, GaN, 높은 전자이동도 트랜지스터

公开(公告)号：KR100501236B1

公开(公告)日：2005-07-18

申请号：KR1020030051594

申请日：2003-07-25

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  최연익 ,  전병철 ,  지인환 ,  하민우

IPC: H01L29/74

Abstract: 본 발명은 부하의 단락시 전원부의 고전압으로 인해 전력소자가 파괴되는 것을 방지하기 위한 보호회로를 구비한 에미터 스위치 사이리스터에 관한 것이다.
본 발명은 보호회로에 의해 플로팅 에미터의 전압을 감지하여 EST의 안쪽 게이트 전압을 낮추어줌으로써 EST의 단락유지를 위해 필수적인 고전압 전류 포화특성을 얻을 수 있도록 하며, 본 발명에 의한 EST는 산업용 모터 제어에서 통상 요구되는 10㎲ 정도의 단락유지 특성을 갖는다.

公开(公告)号：KR1020050039168A

公开(公告)日：2005-04-29

申请号：KR1020030074585

申请日：2003-10-24

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  이민철

IPC: H01L29/786

Abstract: 본 발명은 박막 트랜지스터에 관한 것으로, 특히 다결정 실리콘 박막 트랜지스터의 킹크전류(kink current)를 억제하기 위해 두 개의 게이트 전극을 비대칭적으로 형성하여 드레인 접합에 형성된 홀(hole)이 소스 전극까지 도달하는 것을 억제하여 포화 영역에서 킹크 전류가 억제되는 비대칭 듀얼 게이트를 갖는 박막 트랜지스터 및 그 제조방법에 관한 것이다.