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公开(公告)号：KR1019970056142A
公开(公告)日：1997-07-31
申请号：KR1019950053689
申请日：1995-12-21
IPC: H04L7/00
Abstract: 본 발명은 동기식 다중화 구조의 하위 계층에서 포인터 생성회로에 관한 것으로서, 종래의 포인터 생성회로에 업/다운 카운터를 이용한 포인터 값 생성수단과, 3개의 프레임을 래치하여 포인터를 비교하는 3프레임 래치 및 포인터 비교수단을 부가하여 업 카운터와 다운 카운터의 병렬 연결로 데이타의 유효성을 향상시킬 수 있고, 연속적인 오류에 대해서 잘못된 포인터 값을 생성하는 문제점을 3개의 프레임과 다운 카운터 방법으로 비교하여 포인터를 생성하므로서 포인터 값의 신뢰성을 개선한 것이다.
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公开(公告)号：KR1019970005115B1
公开(公告)日：1997-04-12
申请号：KR1019930012753
申请日：1993-07-07
Applicant: 한국전자통신연구원
IPC: G03F7/00
Abstract: A process for manufacturing a vertical type bipolar DRAM cell having a good integrated feature is disclosed. In the process, P- and a N- silicon area(1-b, 1-a) are formed on a N- type silicon substrate(1-c). Nitriding and oxidizing films(2, 3) are deposited on N- silicon area(1-a) and are dry etched. N- silicon area(1-a) is dry etched. An oxidizing film(5) is grown, and P- silicon area(1-b) is dry etched. A nitriding film(7) is deposited to form N+ silicon area(8) and a field oxidizing film(9). A polysilicon(10) is deposited and polished, and a polysilicon(10') is dry etched. Nitriding and oxidizing film(11,14) are deposited to form a sensitive film pattern(15). Polysilicon(10') is dry etched to form a word line. Oxidizing and polysilicon films(16,17) are deposited, and polysilicon film(17) is polished. Oxidizing films(14,16) are dry etched to a collect self-embedding contact area. A polysilicon film(18) is dry etched, and a plate polysilicon film(22) is deposited to form a bit line.
Abstract translation: 公开了一种具有良好集成特征的垂直型双极性DRAM单元的制造方法。 在该工艺中，在N-型硅衬底（1-c）上形成P-和N-硅区域（1-b，1-a）。 氮化和氧化膜（2,3）沉积在N-硅区域（1-a）上，并被干蚀刻。 N-硅区（1-a）被干蚀刻。 生长氧化膜（5），并干蚀刻P-硅区（1-b）。 沉积氮化膜（7）以形成N +硅区域（8）和场氧化膜（9）。 多晶硅（10）被沉积和抛光，并且多晶硅（10'）被干蚀刻。 沉积氮化和氧化膜（11,14）以形成敏感的膜图案（15）。 将多晶硅（10'）干蚀刻以形成字线。 沉积氧化和多晶硅膜（16,17），并抛光多晶硅膜（17）。 将氧化膜（14,16）干式蚀刻到收集的自嵌入接触区域。 干蚀刻多晶硅膜（18），沉积板状多晶硅膜（22）以形成位线。
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公开(公告)号：KR1020130085221A
公开(公告)日：2013-07-29
申请号：KR1020120006219
申请日：2012-01-19
Applicant: 한국전자통신연구원
IPC: G06F17/50
CPC classification number: G06F17/505 , G06F2217/66 , G06F2217/82
Abstract: PURPOSE: A method for designing a semiconductor chip and an apparatus thereof can suppress noise by EMC (Electro Magnetic Compatibility) at a semiconductor ship level. CONSTITUTION: A control signal input part (230) selects an appropriate semiconductor among multiple semiconductor IPs (Intellectual Properties) for EMS when it is the case of a input pin according to a control signal from a input/output pin determination unit and appropriate semiconductor IP select unit. In case that the control signal input unit is an output pin, an appropriate semiconductor IP among the multiple semiconductors IPs for EMS is selected. A semiconductor IP selection output unit (260) outputs a semiconductor IP selected by the control signal input unit. A semiconductor chip designing unit (270) locates the semiconductor IP outputted from the semiconductor IP selection output unit and thereby designs a semiconductor chip. [Reference numerals] (210) Pressing pin determination unit; (220) Appropriate semiconductor IP storage part; (230) Control signal input part; (240) EMS semiconductor IP storage part; (250) EMI semiconductor IP storage part; (260) Semiconductor IP selection output unit; (270) Semiconductor chip designing unit
Abstract translation: 目的：设计半导体芯片的方法及其装置可以在半导体船舶级别通过EMC（电磁兼容性）来抑制噪声。 构成：当根据来自输入/输出引脚确定单元的控制信号和适当的半导体IP的输入引脚的情况下，控制信号输入部分（230）为EMS的多个半导体IP（智能属性）中选择适当的半导体 选择单位。 在控制信号输入单元是输出引脚的情况下，选择用于EMS的多个半导体IP之间的适当的半导体IP。 半导体IP选择输出单元（260）输出由控制信号输入单元选择的半导体IP。 半导体芯片设计单元（270）定位从半导体IP选择输出单元输出的半导体IP，从而设计半导体芯片。 （附图标记）（210）压脚确定单元; （220）适当的半导体IP存储部件; （230）控制信号输入部; （240）EMS半导体IP存储部分; （250）EMI半导体IP存储部件; （260）半导体IP选择输出单元; （270）半导体芯片设计单元
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公开(公告)号：KR101279507B1
公开(公告)日：2013-06-28
申请号：KR1020090124366
申请日：2009-12-15
Applicant: 한국전자통신연구원
CPC classification number: H04N19/436 , H04N19/44
Abstract: 본 발명은 병렬 처리에 기반하여 동영상을 복호화하기 위한 장치 및 방법에 관한 것이다. 본 발명에 따른 병렬처리 기반 파이프라인 복호화 장치는, 압축 비트스트림에 대해 문맥적응적가변길이디코딩(CAVLC)을 수행함으로써 SPS, PPS, 슬라이스 헤더, 매크로블록 헤더 및 매크로블록 계수값들을 복호화하기 위한 비트스트림 프로세서; 상기 복호화된 매크로블록 헤더 및 매크로블록 계수값들을 이용하여 복수개의 매크로블록에 대한 역양자화(IQ), 역변환(IT) 및 움직임 보상(MC) 연산을 동시에 병렬 처리하는 병렬처리 어레이 프로세서; 상기 복수개의 매크로블록에 대한 인트라 예측(IP) 및 디블록킹필터(DF) 연산을 순차 처리하는 순차처리 프로세서; 상기 프로세서들간에 상기 복수개의 매크로블록에 대한 데이터 전송을 제어하는 DMA 제어기; 상기 프로세서들의 연산과 상기 복수개의 매크로블록에 대한 데이터 전송을 파이프라인하기 위한 시퀀서 프로세서; 상기 프로세서들의 초기화, 프레임 제어 및 슬라이스 제어를 수행하는 메인 프로세서; 및 상기 비트스트림 프로세서, 상기 병렬처리 어레이 프로세서, 상기 순차처리 프로세서, 상기 DMA 제어기, 상기 시퀀서 프로세서 및 상기 메인 프로세서를 상호연결하는 매트릭스 스위치 버스를 포함한다.
복호화, 병렬처리, 파이프라인, 병렬처리 프로세서, 순차처리 프로세서, 시퀀서 프로세서-
Patent Agency Ranking
公开(公告)号：KR101276871B1
公开(公告)日：2013-06-18
申请号：KR1020090123928
申请日：2009-12-14
Applicant: 한국전자통신연구원 , 안동대학교 산학협력단
CPC classification number: B62D15/0265 , B60W30/12 , B60W30/18163 , G06K9/00798 , G06K9/00805 , G08G1/16 , G08G1/166 , G08G1/167 , Y02T10/84
Abstract: 본 발명은 인접 차로에서 주행중인 차량과의 충돌을 방지하기 위한 장치 및 방법에 관한 것으로, 본 발명의 일 실시 예에 따른 차량 충돌 방지 장치는, 설정된 시간마다, 주행 중인 자기 차량의 일부, 상기 자기 차량의 적어도 일측의 도색 차선 및 인접 차로에서 주행 중인 상대 차량이 포함된 외부 영상을 촬영하여 외부 영상 데이터를 취득하는 영상 데이터 취득부; 상기 외부 영상 데이터를 분석하여 상기 자기 차량, 상기 도색 차선 및 상기 상대 차량을 인식하는 영상 인식부; 인식된 외부 영상 정보를 기반으로 상기 자기 차량 및 상기 상대 차량으로부터 상기 도색 차선까지의 이격 거리를 계산함으로써 상기 자기 차량과 상기 상대 차량의 상대적 진행 방향을 예측하여 상기 자기 차량과 상기 상대 차량의 상대적 진행 방향에서 교차점이 발생하는지 판단하는 주행 정보 판단부; 및 상기 자기 차량과 상기 상대 차량의 상대적 진행 방향에서 교차점이 발생하는 경우 외부 장치의 제어를 위한 제어 신호를 생성하여 출력하는 제어부를 포함한다. 상기와 같은 본 발명은 간단한 방법으로 차량의 충돌을 방지할 수 있는 이점이 있다.
차량 충돌, 충돌 방지, 영상 인식-
公开(公告)号：KR101197591B1
公开(公告)日：2012-11-08
申请号：KR1020080131065
申请日：2008-12-22
Applicant: 한국전자통신연구원
CPC classification number: G06F1/3203 , G06F1/3287 , G06F1/3296 , Y02D10/171 , Y02D10/172 , Y02D50/20
Abstract: 본 발명은 낮은 전력을 소모하는 내장형 프로세서에 관한 것이다. 본 발명에 따른 프로세서는 복수의 기능 유닛을 포함하는 코아 블록, 메모리 및 복수의 주변 장치 유닛들을 포함하는 주변 장치 블록, 상기 복수의 장치를 제어하는 명령어가 저장된 어드레스를 포함하는 어드레스 맵에 따라 상기 코아 블록, 메모리, 주변 장치블록 중 적어도 하나를 활성화하는 신호를 발생하고, 상기 복수의 장치 각각에 전원전압 및 감소 전원전압을 제공하는 멀티 전원 제어부를 포함한다. 따라서, 본 발명에 따른 프로세서는 어드레스 맵에 따라 활성화되는 신호에 응답하여 코아 블록, 메모리 및 주변 장치 블록을 활성화하여 전력소모를 방지한다.
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公开(公告)号：KR1020110067674A
公开(公告)日：2011-06-22
申请号：KR1020090124366
申请日：2009-12-15
Applicant: 한국전자통신연구원
CPC classification number: H04N19/436 , H04N19/44 , G06F9/3885 , G06F9/382 , G06F12/0835 , G06F13/36 , H04N19/48
Abstract: PURPOSE: A pipelined decoding apparatus and a method based on parallel processing are provided to increase the performance of decoding by enabling the mass data transmission to be pipelined while executing parallel processing in a macro-block unit. CONSTITUTION: A bit stream processor(301) performs a context-adaptive variable length adaptive coding(CAVLC) to the compressed bit stream, and then decodes macro-block header and coefficients. A parallel processing array processor(303) processes inverse quantization, inverse transformation and movement compensation operation for the macro blocks in parallel using the decoded macro block header / count values. A sequential processing processor(304) processes an intra prediction and deblocking filter operation for the macro blocks in sequence.
Abstract translation: 目的：提供一种流水线解码装置和基于并行处理的方法，以通过在宏块单元中执行并行处理时使质量数据传输被流水线化来提高解码性能。 构成：比特流处理器（301）对压缩比特流执行上下文自适应可变长度自适应编码（CAVLC），然后解码宏块头部和系数。 并行处理阵列处理器（303）使用解码的宏块头/计数值并行处理宏块的逆量化，逆变换和移动补偿操作。 顺序处理处理器（304）按顺序处理宏块的帧内预测和去块滤波操作。
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公开(公告)号：KR100806284B1
公开(公告)日：2008-02-22
申请号：KR1020060043744
申请日：2006-05-16
Applicant: 한국전자통신연구원
CPC classification number: G06F1/3203 , G06F1/3287 , G06F1/3293 , G06F1/3296 , Y02D10/122 , Y02D10/171 , Y02D10/172 , Y02D50/20
Abstract: 본 발명은 고에너지 효율 프로세서 구조(Processor Architecture for High Energy Efficiency)에 관한 것으로, 특히, 고에너지 효율을 위해 2 단계 동적 전압 스케일링(DVS) 과 슬립 모드를 적용하여 내장형 프로세서(Embedded Processor)의 전원전압과 동작 활성화를 명령어(Instruction)에 의해 동적으로 제어하여 소비 전력을 줄이면서도 성능의 저하를 방지할 수 있는 특징이 있다.
본 발명의 고효율 프로세서는, 외부에서 인가되는 명령어에 따른 연산을 수행하기 위한 펑션 유닛블록; 외부 장치와 데이터 통신을 수행하기 위한 하나 이상의 페리퍼럴 유닛블록; 상기 입력된 명령어를 해석하고, 해석된 명령어 실행에 필요한 상기 펑션 유닛블록 및 상기 페리퍼럴 유닛블록의 동작 모드를 결정하기 위한 명령어 해석부; 상기 펑션 유닛블록의 동작 모드에 따라 다른 레벨의 전원전압을 상기 펑션 유닛블록으로 인가하기 위한 펑션 유닛블록 구동부; 및 상기 페리퍼럴 유닛블록의 동작 모드에 따라 다른 레벨의 전원전압을 상기 페리퍼럴 유닛블록으로 인가하기 위한 페리퍼럴 유닛블록 구동부를 포함한다.
DVS, 고효율 프로세서, 슬립 모드, 동적 전압 스케일링, 병렬 처리-
公开(公告)号：KR1020060062711A
公开(公告)日：2006-06-12
申请号：KR1020040101648
申请日：2004-12-06
Applicant: 한국전자통신연구원
CPC classification number: G06F1/26
Abstract: 본 발명은 다중 전원의 순차 공급 및 역순 차단에 관한 것으로서, 더욱 상세하게는 LCD 모듈 등과 같이 다중 전원을 공급해야하는 부품 또는 시스템에 대하여 우선순위에 따라서 복수의 전원을 순차적으로 온 시키거나 역순으로 오프 시키도록 할 수 있는 다중 전원 제어 장치에 관한 것이다. 본 발명에 따른 다중 전원 제어 장치는 하이 레벨의 온 신호를 입력단자로 인가하고, 클럭신호 입력단자로 클럭이 한 주기씩 인가될 때마다, 제어신호 발생부의 출력이 차례차례 하이 레벨로 변하면서, 다중전원의 출력들이 순차적으로 출력된다. 또한, 로우 레벨의 오프 신호를 입력단자로 인가하고, 클럭신호 입력단자로 클럭이 한 주기씩 인가될 때마다, 제어신호 발생부 출력이 역순으로 로우 레벨로 변하면서, 다중전원의 출력들이 역순으로 차단된다.
다중 전원, 제어, 순차 공급, 역순 차단, Sequential supply for mulitple powers, Reversial supply for mulitple powers, Control for mulitple power supplyAbstract translation: 本发明涉及多个电源的顺序供应和反向关闭，并且更具体地涉及用于根据优先级顺序依次开启或关闭多个电源的系统或方法， 更具体地说，涉及一种能够降低功耗的多电源控制装置。 根据本发明，同时施加高电平到输入端的接通信号的多个电力控制装置，并且由一个周期到时钟信号输入端所施加的时钟，依次变化为高电平产生的控制信号的输出每次 多个电源的输出顺序输出。 此外，将低电平的关断信号到输入端子，每次应用程序通过一个时钟周期与时钟信号输入端子，控制信号生成部的输出，在多的功率输出，而以相反的顺序改变到低电平，以反向 被封锁。
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