公开(公告)号：DE112020000146B4

公开(公告)日：2025-01-16

申请号：DE112020000146

申请日：2020-01-16

Applicant: IBM

Inventor： RAISCH CHRISTOPH ,  KRAEMER MARCO ,  LEHNERT FRANK ,  KLEIN MATTHIAS ,  BRADBURY JONATHAN ,  JACOBI CHRISTIAN ,  BELMAR BRENTON ,  DRIEVER PETER

IPC: G06F13/10 ,  G06F13/20

Abstract: Verfahren, das durch eine Datenverarbeitungseinheit (216) des Datenverarbeitungssystems (210) zur Handhabung einer Eingabe-/Ausgabe-Speicheranweisung (30) durchgeführt wird, wobei das Verfahren umfasst:Kennzeichnen einer Eingabe-/Ausgabefunktion durch eine in der Eingabe-/Ausgabe-Speichereinweisung (30) angegebene Adresse, wobei die Eingabe-/Ausgabe-Speicheranweisung (30) durch ein auf dem Datenverarbeitungssystem (210) laufendes Betriebssystem ausgegeben wurde, wobei die Eingabe-/Ausgabe-Speichereinweisung mindestens die Eingabe-/Ausgabefunktion mit einem Offset durch die Adresse, zu übertragende Daten und/oder einen Zeiger auf zu übertragende Daten sowie eine Länge der Daten angibt;Überprüfen, ob ein Zugriff auf die Eingabe-/Ausgabefunktion auf einer Adressraum- und auf einer Gastinstanzebene erlaubt ist, wobei der Gast auf dem Datenverarbeitungssystem (210) ausgeführt wird;Abschließen der Eingabe-/Ausgabe-Speicheranweisung (30), bevor eine Ausführung der Eingabe-/Ausgabe-Speicheranweisung (30) in einem Systemnest (18) des Datenverarbeitungssystem (210) abgeschlossen ist, wobei sich das Systemnest (18) von der Datenverarbeitungseinheit (216) unterscheidet, wobei das Systemnest (18) so konfiguriert ist, dass es asynchron Daten von mindestens einer externen Einheit (214) lädt und in dieser bzw. diesen speichert;Bereitstellen, mittels einer System-Firmware (10) der Datenverarbeitungseinheit (216), einer Benachrichtigung an das Betriebssystem durch eine Unterbrechung aufgrund eines Erkennens eines Fehlers während einer asynchronen Ausführung der Eingabe-/Ausgabe-Speicheranweisung (30) in der Datenverarbeitungseinheit (216);separates Erkennen von Fehlern durch eine Analyse- und Wiederholungslogik (54) der Datenverarbeitungseinheit (216), indem die Analyse- und Wiederholungslogik (54) durch die Hardware sicherstellt, dass die Eingabe-/Ausgabe-Speicheranweisung (30) noch nicht an einen Eingabe-/Ausgabebus (22) weitergeleitet wurde, mit dem die externe Einheit (214) per Datenaustauch mit verbunden ist;Festhalten von Speicherinformationen für Wiederholungen der Ausführung der Eingabe-/Ausgabe-Speicheranweisung (30) in einem Wiederholungspuffer (52) der System-Firmware (10);Analysieren von Fehlern und Prüfen auf Wiederholungsmöglichkeit durch die Analyse- und Wiederholungslogik (54);Auslösen einer oder mehrerer Wiederholungen der Ausführung der Eingabe-/Ausgabe-Speicheranweisung (30) durch die Analyse- und Wiederholungslogik (54).

公开(公告)号：DE112020000146T5

公开(公告)日：2021-09-09

申请号：DE112020000146

申请日：2020-01-16

Applicant: IBM

Inventor： RAISCH CHRISTOPH ,  KRAEMER MARCO ,  LEHNERT FRANK ,  KLEIN MATTHIAS ,  BRADBURY JONATHAN ,  JACOBI CHRISTIAN ,  BELMAR BRENTON ,  DRIEVER PETER

IPC: G06F13/10 ,  G06F13/20

Abstract: Ein Datenverarbeitungssystem (210) und ein Verfahren zur Handhabung einer Eingabe-/ Ausgabe-Speicheranweisung (30), das ein Systemnest (18) aufweist, welches durch einen Eingabe-/Ausgabebuscontroller (20) mit mindestens einem Eingabe-/Ausgabebus (22) verbunden ist. Eine Datenverarbeitungseinheit (216) ist über einen Aggregationspuffer (16) mit dem Systemnest (18) verbunden. Ein Systemnest (18) ist so konfiguriert, dass es Daten aus/in mindestens einer externen Einheit (214) asynchron lädt und/oder speichert. Die Datenverarbeitungseinheit (216) ist so konfiguriert, dass sie die Eingabe-/Ausgabe-Speicheranweisung (30) abschließt, bevor eine Ausführung der Eingabe-/Ausgabe-Speicheranweisung (30) in dem Systemnest (18) abgeschlossen ist. Eine asynchrone Kern-Nest-Schnittstelle (14) weist ein Eingabe-/Ausgabe-Statusarray (44) mit mehreren Eingabe-/ Ausgabe-Statuspuffern (24) auf. Eine System-Firmware (10) weist einen Wiederholungspuffer (52) auf, und der Kern (12) weist eine Analyse- und Wiederholungslogik (54) auf.

公开(公告)号：AU2020214661A1

公开(公告)日：2021-06-10

申请号：AU2020214661

申请日：2020-01-14

Applicant: IBM

Inventor： RAISCH CHRISTOPH ,  KRAEMER MARCO ,  LEHNERT FRANK ,  KLEIN MATTHIAS ,  BRADBURY JONATHAN ,  JACOBI CHRISTIAN ,  BELMAR BRENTON ,  DRIEVER PETER

IPC: G06F9/30 ,  G06F13/00 ,  G06F13/20

Abstract: A data processing system (210) and a method for handling an input/output store instruction (30), comprising a system nest (18) communicatively coupled to at least one input/output bus (22) by an input/output bus controller (20). The data processing system (210) further comprises at least a data processing unit (216) comprising a core (12), a system firmware (10) and an asynchronous core-nest interface (14). The data processing unit (216) is communicatively coupled to the system nest (18) via an aggregation buffer (16). The system nest (18) is configured to asynchronously load from and/or store data to an external device (214) which is communicatively coupled to the input/output bus (22). The data processing unit (216) is configured to complete the input/output store instruction (30) before an execution of the input/output store instruction (30) in the system nest (18) is completed.

公开(公告)号：SG11202104428PA

公开(公告)日：2021-05-28

申请号：SG11202104428P

申请日：2020-01-14

Applicant: IBM

Inventor： RAISCH CHRISTOPH ,  KRAEMER MARCO ,  LEHNERT FRANK ,  KLEIN MATTHIAS ,  BRADBURY JONATHAN ,  JACOBI CHRISTIAN ,  DRIEVER PETER ,  BELMAR BRENTON

IPC: G06F13/20 ,  G06F9/30

Abstract: An input/output store instruction is handled. A data processing system includes a system nest coupled to at least one input/output bus by an input/output bus controller. The data processing system further includes at least a data processing unit including a core, system firmware and an asynchronous core-nest interface. The data processing unit is coupled to the system nest via an aggregation buffer. The system nest is configured to asynchronously load from and/or store data to at least one external device which is coupled to the at least one input/output bus. The data processing unit is configured to complete the input/output store instruction before an execution of the input/output store instruction in the system nest is completed. The asynchronous core-nest interface includes an input/output status array with multiple input/output status buffers.

公开(公告)号：CA3127840A1

公开(公告)日：2020-08-06

申请号：CA3127840

申请日：2020-01-14

Applicant: IBM

Inventor： RAISCH CHRISTOPH ,  KRAEMER MARCO ,  LEHNERT FRANK ,  KLEIN MATTHIAS ,  BRADBURY JONATHAN ,  JACOBI CHRISTIAN ,  BELMAR BRENTON ,  DRIEVER PETER

IPC: G06F9/30 ,  G06F13/20

Abstract: A data processing system (210) and a method for handling an input/output store instruction (30), comprising a system nest (18) communicatively coupled to at least one input/output bus (22) by an input/output bus controller (20). The data processing system (210) further comprises at least a data processing unit (216) comprising a core (12), a system firmware (10) and an asynchronous core-nest interface (14). The data processing unit (216) is communicatively coupled to the system nest (18) via an aggregation buffer (16). The system nest (18) is configured to asynchronously load from and/or store data to at least one external device (214) which is communicatively coupled to the input/output bus (22). The data processing unit (216) is configured to complete the input/output store instruction (30) before an execution of the input/output store instruction (30) in the system nest (18) is completed. The asynchronous core-nest interface (14) comprises an input/output status array (44) with multiple input/output status buffers (24).

公开(公告)号：SG11201701614WA

公开(公告)日：2017-03-30

申请号：SG11201701614W

申请日：2015-09-14

Applicant: IBM

Inventor： FARRELL MARK ,  HELLER LISA ,  KUBALA JEFFREY PAUL ,  SCHMIDT DONALD WILLIAM ,  GREINER DAN ,  SLEGEL TIMOTHY ,  BUSABA FADI YUSUF ,  OSISEK DAMIAN ,  BRADBURY JONATHAN DAVID ,  LEHNERT FRANK ,  NERZ BERND ,  JACOBI CHRISTIAN

IPC: G06F9/48 ,  G06F9/455

Abstract: A system and method of implementing a modified priority routing of an input/output (I/O) interruption. The system and method determines whether the I/O interruption is pending for a core and whether any of a plurality of guest threads of the core is enabled for guest thread processing of the interruption in accordance with the determining that the I/O interruption is pending. Further, the system and method determines whether at least one of the plurality of guest threads enabled for guest thread processing is in a wait state and, in accordance with the determining that the at least one of the plurality of guest threads enabled for guest thread processing is in the wait state, routes the I/O interruption to a guest thread enabled for guest thread processing and in the wait state.

公开(公告)号：DE102012211978A1

公开(公告)日：2013-01-24

申请号：DE102012211978

申请日：2012-07-10

Applicant: IBM

Inventor： CREMER MICHAEL ,  GERWIG GUENTER ,  LEHNERT FRANK ,  PROBST PETER

IPC: G06F9/30

Abstract: Befehle innerhalb eines Prozessors werden durch Empfangen eines Befehls, der ein Steuerregister modifiziert, das sich innerhalb der Wiederherstellungseinheit befindet, an einer Wiederherstellungseinheit des Prozessors verwaltet. Die Wiederherstellungseinheit empfängt einen ersten Satz von mit dem Befehl verbundenen Daten von einem Allgemeinregister. Ein zweiter Satz von mit dem Befehl verbundenen Daten wird durch die Wiederherstellungseinheit aus dem Steuerregister abgerufen. Die Wiederherstellungseinheit führt zumindest eine Binärlogikoperation an dem ersten Satz von Daten und an den zweiten Daten durch.

公开(公告)号：GB2455212A

公开(公告)日：2009-06-03

申请号：GB0823157

申请日：2008-12-19

Applicant: IBM

Inventor： GERWIG GUENTER ,  MAYER ULRICH ,  LEHNERT FRANK ,  SWANEY SCOTT BARNETT ,  WOERNER ALEXANDER ,  KRAUCH ULRICH

IPC: G06F11/10

Abstract: When a central processing unit (CPU) writes processor status to a register file 22, an error correction code is generated 20,21 from the word write selection 12,13, the register file write selection 10, the register file write address 11 and the write data 14,15. The error correction code is stored with the data in the register file. When the data is read back, an error correction code is generated from the word read selection, the register file read selection, the register file read address and the read data. This is compared with the value which was stored when the data was written. Any difference signifies an error. The processor status may be stored in the register file as two separate words with separate error correction codes. In this case, the high and low words are selected using the word write selection and the word read selection.

公开(公告)号：GB2455009A

公开(公告)日：2009-06-03

申请号：GB0822766

申请日：2008-12-15

Applicant: IBM

Inventor： GERWIG GUENTER ,  ENGLER EBERHARD ,  LEHNERT FRANK ,  MAYER ULRICH

IPC: G06F1/14

Abstract: A method for writing data to a time-of-day (TOD) register controlled by clock cycles of a dynamically varying frequency processor comprises having a first stage 14 TOD register 10 generating a carry 242 into the next higher bit value of a second higher stage 12 of said TOD register. When a precalculated maximum value has been reached, the second stage 12 bit value is repeatedly incremented in response to a carry generated by the first stage 14 until an external synchronization 18 pulse toggling the next higher bit adjacent to the highest bit of said second stage, is received. The maximum value is decreased with decreasing clock frequency and the second stage 12 continues to count in a monotonously or uniformly increasing manner, until the synchronization pulse is received. A similar method can be used to calibrating time information based on processor frequency. A TOD register is used as a counter driven by a frequency divider output and the difference in time between two or more carry generation events can be minimised.