公开(公告)号：DE112013001687T5

公开(公告)日：2015-01-08

申请号：DE112013001687

申请日：2013-05-15

Applicant: IBM

Inventor： CHANG JOSEPHINE ,  SLEIGHT JEFFREY W

IPC: H01L21/8242 ,  H01L27/108

Abstract: Ein Halbleiter-Nanodraht wird integral mit einem Rundum-Halbleiter-Anteil (30D) gebildet, der sich in Kontakt mit Seitenwänden einer leitfähigen Abdeckstruktur (18) befindet, die sich an einem oberen Anteil eines tiefen Grabens befindet und sich in Kontakt mit einer inneren Elektrode (16) eines Tiefgrabenkondensators befindet. Der Halbleiter-Nanodraht (30N) ist oberhalb einer vergrabenen Isolatorschicht (20) schwebend gehalten. Eine Gate-Dielektrikum-Schicht (32L) wird auf den Oberflächen der Struktur (30P) aus einem Halbleitermaterial gebildet, die den Halbleiter-Nanodraht und den Rundum-Halbleiter-Anteil beinhaltet. Ein Rundum-Gate-Elektroden-Anteil (30D) wird um einen mittleren Anteil des Halbleiter-Nanodrahts gebildet, und es werden Gate-Abstandshalter (52) gebildet. Physisch freigelegte Anteile der Struktur aus dem strukturierten Halbleitermaterial werden entfernt, und es wird eine selektive Epitaxie und eine Metallisierung durchgeführt, um ein source-seitiges Ende des Halbleiter-Nanodrahts mit der leitfähigen Abdeckstruktur zu verbinden.

公开(公告)号：DE112012000310T5

公开(公告)日：2013-09-26

申请号：DE112012000310

申请日：2012-01-10

Applicant: IBM

Inventor： SLEIGHT JEFFREY W ,  TEKLEAB DANIEL G ,  HUNG TRAN H ,  CHIDAMBARRAO DURESETI

IPC: H01L29/78 ,  H01L21/336

Abstract: Eine nanoröhrenförmige MOSFET-Einheit und ein Verfahren zur Herstellung derselben werden verwendet, um den Leitplan für die Skalierung von Einheiten zu erweitern, während gute Kurzkanaleffekte aufrechterhalten werden und ein konkurrenzfähiger Treiberstrom bereitgestellt wird. Die nanoröhrenförmige MOSFET-Einheit beinhaltet ein konzentrisches röhrenförmiges inneres (61) und äußeres Gate (50), die durch eine röhrenförmig gestaltete, epitaxial aufgewachsene Siliciumschicht voneinander getrennt sind, sowie eine Source (35) beziehungsweise einen Drain (31), die durch Abstandshalter (511, 41) getrennt sind, welche das ringförmige innere und das ringförmige äußere Gate umgeben. Das Verfahren zum Bilden der nanoröhrenförmigen MOSFET-Einheit beinhaltet: Bilden einer zylindrisch geformten Si-Schicht (30) auf einem Substrat; Bilden eines äußeren Gates, das die zylindrische Si-Schicht (30) umgibt und zwischen einem unteren Abstandshalter (41) und einem oberen Abstandshalter (51) angeordnet ist; Aufwachsen einer epitaxialen Siliciumschicht auf dem oberen Abstandshalter angrenzend an einen Teil der zylindrisch geformten Si-Schicht; Ätzen eines inneren Teils des zylindrisch geformten Si, wobei ein hohler Zylinder gebildet wird; Bilden eines inneren Abstandshalters an dem Boden des inneren Zylinders; Bilden eines inneren Gates mittels Füllen eines Teils des hohlen Zylinders; Bilden eines Seitenwandabstandshalters angrenzend an das innere Gate; und Ätzen eines tiefen Grabens für ein Zugreifen auf das äußere Gate und den Drain sowie ein Kontaktieren derselben.

公开(公告)号：DE102016204414B4

公开(公告)日：2021-09-02

申请号：DE102016204414

申请日：2016-03-17

Applicant: IBM

Inventor： CHANG JOSEPHINE B ,  GUILLORN MICHAEL A ,  LAUER ISAAC ,  SLEIGHT JEFFREY W

IPC: H01L29/775 ,  H01L21/20 ,  H01L21/283 ,  H01L21/324 ,  H01L29/423

Abstract: Verfahren zum Herstellen einer Nanodraht-Feldeffekttransistor(FET)-Einheit, wobei das Verfahren aufweist:Bilden einer Mehrzahl von Fins (128) direkt auf einem Bulk-Substrat (100) aus einem Halbleitermaterial eines ersten Typs;Bilden von einer epitaxialen Basisschicht (134) aus einem Material eines zweiten Halbleiter-Typs benachbart zu unteren Anteilen der Mehrzahl von Fins (128), wobei sich das Material des zweiten Halbleiter-Typs von dem Material des ersten Halbleiter-Typs unterscheidet;Durchführen einer Temperung derart, dass die epitaxiale Basisschicht (134) thermisch in Basisanteile der Halbleiter-Fins (128) hineingemischt wird.selektives Entfernen des Halbleitermaterials des zweiten Typs in Bezug auf das Halbleitermaterial des ersten Typs, um eine Mehrzahl von Nanodrähten (138) aus der Mehrzahl von Fins (128) zu bilden, wobei die Mehrzahl von Nanodrähten (138) über dem Bulk-Halbleitermaterial (100) hängt.

公开(公告)号：DE112012000310B4

公开(公告)日：2019-03-21

申请号：DE112012000310

申请日：2012-01-10

Applicant: IBM

Inventor： SLEIGHT JEFFREY W ,  TEKLEAB DANIEL G ,  HUNG TRAN H ,  CHIDAMBARRAO DURESETI

IPC: H01L29/78 ,  B82Y10/00 ,  H01L21/336 ,  H01L29/775

Abstract: Nanoröhrenförmige MOSFET-Einheit, die aufweist:ein zylinderförmiges inneres und ein röhrenförmiges äußeres Gate (61, 50), die durch eine röhrenförmige Si-Schicht (30) voneinander getrennt sind; undein Source (35) und einen Drain (31), die durch Abstandshalter (51, 41) getrennt sind, welche das zylinderförmige innere Gate (61) umgeben und zwischen welchen das röhrenförmige äußere Gate (50) angeordnet ist;wobei das äußere Gate (50) eine hohle zylindrische oder röhrenförmige Gestalt aufweist und wobei zwischen der röhrenförmigen Si-Schicht (30) und dem äußeren Gate (50) ein äußeres Gate-Dielektrikum (22) angeordnet ist undwobei zwischen dem zylinderförmigen inneren Gate (61) und dem Source (35) sowie der röhrenförmigen Si-Schicht (30) eine dielektrische Gateschicht (25) und zwischen dem zylinderförmigen inneren Gate (61) und dem Drain (31) eine dielektrische Schicht (26) auf einer horizontalen Oberfläche einer Schicht (31) am Boden des hohlen Zylinders angeordnet ist, wobei das Source (35) aus selbstjustiert epitaxial aufgewachsenem Silicium hergestellt ist und wobei Kontakte zu dem äußeren Gate (50) und dem Drain (31) gebildet sind.

公开(公告)号：GB2510768B

公开(公告)日：2016-01-06

申请号：GB201409117

申请日：2012-10-16

Applicant: IBM

Inventor： BANGSARUNTIP SARUNYA ,  COHEN GUY M ,  SLEIGHT JEFFREY W

IPC: H01L21/336 ,  B82Y10/00 ,  H01L21/8234 ,  H01L29/06 ,  H01L29/66 ,  H01L29/775 ,  H01L29/786

Abstract: A field effect transistor device includes a nanowire, a gate stack comprising a gate dielectric layer disposed on the nanowire, a gate conductor layer disposed on the dielectric layer and a substrate, and an active region including a sidewall contact portion disposed on the substrate adjacent to the gate stack, the side wall contact portion is electrically in contact with the nanowire.

公开(公告)号：DE102012223653B4

公开(公告)日：2015-11-26

申请号：DE102012223653

申请日：2012-12-18

Applicant: IBM

Inventor： GUILLORN MICHAEL A ,  LAUER GEN PEI ,  LAUER ISAAC ,  SLEIGHT JEFFREY W

IPC: H01L21/8234 ,  H01L21/306 ,  H01L21/84 ,  H01L29/06

Abstract: Verfahren zur Herstellung von Transistoreinheiten, aufweisend: Bereitstellen eines Substrats, welches mindestens erste und zweite benachbarte Gate-Strukturen auf einer Siliciumfläche des Substrats enthält; Ätzen einer V-förmigen Nut durch die Siliciumfläche zwischen den benachbarten ersten und zweiten Gate-Strukturen, wobei sich die V-förmige Nut im Wesentlichen von einem Rand der ersten Gate-Struktur zu einem gegenüber liegenden Rand der zweiten Gate-Struktur erstreckt; Implantieren einer Source/Drain-Zone in die V-förmige Nut; und Silicidieren der implantierten Source/Drain-Zone; wobei das Substrat aus einer Silicium-auf-Isolator(SOI)-Schicht besteht, die auf einer isolierenden Schicht angeordnet ist, und wobei die Source/Drain-Zone so implantiert wird, dass sie sich zumindest von einem Boden der V-förmigen Nut bis zu der isolierenden Schicht erstreckt; wobei das Ätzen das Durchführen eines Verfahrens des chemischen Ätzens mit einem Gas (CVE) aufweist, welches an einer Si(111)-Ebene der SOI-Schicht endet; und wobei das chemische Ätzen mit einem Gas unter Verwendung eines Gemisches von HCl und German (GeH4) einige Minuten lang bei etwa 550 °C und 5330 Pascal in einem H2-Strom durchgeführt wird.

公开(公告)号：GB2510768A

公开(公告)日：2014-08-13

申请号：GB201409117

申请日：2012-10-16

Applicant: IBM

Inventor： BANGSARUNTIP SARUNYA ,  COHEN GUY M ,  SLEIGHT JEFFREY W

IPC: H01L21/336 ,  B82Y10/00 ,  H01L21/8234 ,  H01L29/06 ,  H01L29/66 ,  H01L29/775 ,  H01L29/786

Abstract: A method for forming a field effect transistor device includes forming a nanowire suspended above a substrate, forming a dummy gate stack on a portion of the substrate and around a portion of the nanowire, removing exposed portions of the nanowire, epitaxially growing nanowire extension portions from exposed portions of the nanowire, depositing a layer of semiconductor material over exposed portions of the substrate, the dummy gate stack and the nanowire extension portions, and removing portions of the semiconductor material to form sidewall contact regions arranged adjacent to the dummy gate stack and contacting the nanowire extension portions.

公开(公告)号：GB2498253B

公开(公告)日：2014-03-19

申请号：GB201222356

申请日：2012-12-12

Applicant: IBM

Inventor： SLEIGHT JEFFREY W ,  COHEN GUY ,  MAJUMDAR AMLAN ,  BANGSARUNTIP SARUNYA

IPC: G11C11/56 ,  H01L27/115 ,  H01L29/66 ,  H01L29/778

公开(公告)号：GB2500556B

公开(公告)日：2014-02-05

申请号：GB201313198

申请日：2012-01-10

Applicant: IBM

Inventor： TEKLEAB DANIEL G ,  SLEIGHT JEFFREY W ,  HUNG TRAN H ,  CHIDAMBARRAO DURESETI

IPC: H01L29/775

公开(公告)号：GB2498253A

公开(公告)日：2013-07-10

申请号：GB201222356

申请日：2012-12-12

Applicant: IBM

Inventor： SLEIGHT JEFFREY W ,  COHEN GUY ,  MAJUMDAR AMLAN ,  BANGSARUNTIP SARUNYA

IPC: G11C11/56 ,  H01L27/115 ,  H01L29/66 ,  H01L29/778

Abstract: A floating gate memory transistor 102, memory cell, and method of fabricating a device. The transistor includes one or more gated wires 104 substantially cylindrical, the transistor includes a first gate dielectric layer 106 at least partially covering the gated wires. The transistor further includes a plurality of gate nanocrystals 108 discontinuously arranged upon the first gate dielectric layer, the floating gate transistor also includes a second gate dielectric layer 110 covering the gate nanocrystals and the first gate dielectric layer. The crystals may be non-insulating and may be polysilicon. The charge trapping crystals store electric charge in the absence of an electric field. The transistor may further comprise an insulator layer 122 below the semiconductor layer 112 in which the wires are formed, the insulator layer having a recessed region 124 below the gate wires. The recess region may be covered by the first dielectric layer 106. The semiconductor layer may further comprise a drain pad 116 and source pad 114 which are connected by the gated wire. Silicide layers 118, 120 may be placed on the drain and source pads respectively. A gate conductor layer 128 may be placed on the second dielectric 110 layer. A planarized dielectric layer 130 may be included and a sidewall spacer 132 may separate the planarized dielectric layer and the gate conductor. The diameter of the gated wire may be less than 20nm.