公开(公告)号：WO2007115002A3

公开(公告)日：2008-11-06

申请号：PCT/US2007064380

申请日：2007-03-20

Applicant: IBM ,  DIVAKARUNI RAMACHANDRA ,  CHENG KANGGUO

Inventor： DIVAKARUNI RAMACHANDRA ,  CHENG KANGGUO

IPC: H01L21/44 ,  C01B32/50 ,  H01L21/00

CPC classification number: H01L29/7827 ,  H01L21/84 ,  H01L27/0207 ,  H01L27/10841 ,  H01L27/10876 ,  H01L29/66666 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A structure and method of forming a body contact (215) for an semiconductor-on-insulator trench device. The method including: forming set of mandrels (190) on a top surface of a substrate, each mandrel of the set of mandrels arranged on a different corner of a polygon and extending above the top surface of the substrate, a number of mandrels in the set of mandrels equal to a number of corners of the polygon; forming sidewall spacers (195) on sidewalls of each mandrel of the set of mandrels, sidewalls spacers of each adjacent pair of mandrels merging with each other and forming a unbroken wall defining an opening (197) in an interior region of the polygon, a region of the substrate exposed in the opening; etching a contact trench (200) in the substrate in the opening; and filling the contact trench with an electrically conductive material (210) to form the contact.

Abstract translation: 一种形成用于绝缘体上半导体沟槽器件的体接触（215）的结构和方法。 该方法包括：在基板的顶表面上形成一组心轴（190），该心轴组的每个心轴布置在多边形的不同角上并在衬底的顶表面上方延伸， 一组心轴等于多边形的多个角; 在所述一组心轴的每个心轴的侧壁上形成侧壁间隔件（195），每个相邻的一对心轴的侧壁间隔件彼此合并并形成在多边形的内部区域中限定开口（197）的不间断的壁，区域 的基板暴露在开口中; 蚀刻开口中的衬底中的接触沟槽（200）; 以及用导电材料（210）填充所述接触沟槽以形成所述接触。

公开(公告)号：DE10361272B4

公开(公告)日：2012-01-05

申请号：DE10361272

申请日：2003-12-24

Applicant: QIMONDA AG ,  IBM

Inventor： CHIDAMBARRAO DURESETI ,  DIVAKARUNI RAMACHANDRA ,  MANDELMAN JACK A ,  VAN ROIJEN RAYMOND

IPC: H01L21/8242 ,  H01L27/108

Abstract: Verfahren zum Ausbilden einer DRAM-Speicherzelle (100), umfassend: Ausbilden eines Grabens mit einer Grabenwandung in einem Halbleitersubstrat (10); Ausbilden eines Grabenkondensators (20) in einem unteren Bereich des Grabens mit einer dielektrischen Kondensatorschicht auf einer Innenfläche des Grabens, mit einem isolierenden Grabenkragen (110) in einem oberen Bereich des Grabenkondensators (20) und einer mittleren Kondensatorelektrode (105); Zurücksetzen der mittleren Kondensatorelektrode (105) auf eine Kondensatortiefe, wobei eine Elektrodenoberfläche verbleibt; Zurücksetzen des isolierenden Grabenkragens (110) auf eine Ebene unterhalb der Elektrodenoberfläche, wobei eine Buried-Strap-Öffnung (113) zwischen der mittleren Kondensatorelektrode (105) und der Grabenwandung ausgebildet und die Buried-Strap-Öffnung (113) mit einer ersten provisorischen Isolierschicht (112) aufgefüllt wird; Ausbilden einer Anzahl von Isolationsgräben in dem Halbleitersubstrat (10) mit einer bestimmten Isolationsgrabentiefe und Auffüllen der Isolationsgräben mit einem isolierenden Material (15); Ausbilden eines leitenden Buried-Strap (114), der mit der mittleren Kondensatorelektrode (105) in Kontakt steht und an die Grabenwandung angrenzt, wobei die...

公开(公告)号：DE60129605D1

公开(公告)日：2007-09-06

申请号：DE60129605

申请日：2001-11-28

Applicant: INFINEON TECHNOLOGIES CORP ,  IBM

Inventor： GRUENING ULRIKE ,  DIVAKARUNI RAMACHANDRA ,  MANDELMAN JACK ,  RUPP THOMAS

IPC: H01L21/00 ,  H01L27/10 ,  H01L21/8242

Abstract: A process for producing very high-density embedded DRAM/very high-performance logic structures comprising fabricating vertical MOSFET DRAM cells with salicided source/drain and gate conductor dual workfunction MOSFETs in the supports.

公开(公告)号：GB2497849B

公开(公告)日：2016-02-03

申请号：GB201222136

申请日：2012-12-10

Applicant: IBM

Inventor： YAMASHITA TENKO ,  DIVAKARUNI RAMACHANDRA ,  BU HUIMING ,  SHANG HUILING ,  CHUNG-HSUN LIN ,  ANDO TAKASHI ,  DORIS BRUCE B

IPC: H01L29/66 ,  H01L29/78

Abstract: A method includes forming on a surface of a semiconductor a dummy gate structure comprised of a plug; forming a first spacer surrounding the plug, the first spacer being a sacrificial spacer; and performing an angled ion implant so as to implant a dopant species into the surface of the semiconductor adjacent to an outer sidewall of the first spacer to form a source extension region and a drain extension region, where the implanted dopant species extends under the outer sidewall of the first spacer by an amount that is a function of the angle of the ion implant. The method further includes performing a laser anneal to activate the source extension and the drain extension implant. The method further includes forming a second spacer surrounding the first spacer, removing the first spacer and the plug to form an opening, and depositing a gate stack in the opening.

公开(公告)号：DE102012223655B4

公开(公告)日：2015-02-26

申请号：DE102012223655

申请日：2012-12-18

Applicant: IBM

Inventor： ANDO TAKASHI ,  BU HUIMING ,  DORIS BRUCE B ,  LIN CHUNG-HSUN ,  SHANG HUILING ,  YAMASHITA TENKO ,  DIVAKARUNI RAMACHANDRA

IPC: H01L21/336 ,  H01L21/265 ,  H01L21/268

Abstract: Verfahren zur Herstellung eines Feldeffekttransistors, aufweisend: Bilden einer Platzhalter-Gate-Struktur, die aus einem Stopfen besteht, auf einer Fläche eines Halbleiters; Bilden eines ersten Abstandhalters, welcher den Stopfen umgibt, wobei der erste Abstandhalter ein Opfer-Abstandhalter ist; und Durchführen einer abgewinkelten Ionenimplantation, um in Nachbarschaft zu einer äußeren Seitenwand des ersten Abstandhalters eine Dotierstoffspezies in die Fläche des Halbleiters zu implantieren, um eine Source-Erweiterungszone und eine Drain-Erweiterungszone zu bilden, wobei sich die implantierte Dotierstoffspezies in einem Ausmaß unter der äußeren Seitenwand des ersten Abstandhalters erstreckt, welches eine Funktion des Winkels der Ionenimplantation ist; und Durchführen eines Laser-Temperns, um die Implantation der Source-Erweiterung und der Drain-Erweiterung zu aktivieren.

公开(公告)号：DE102012223655A1

公开(公告)日：2013-06-27

申请号：DE102012223655

申请日：2012-12-18

Applicant: IBM

Inventor： ANDO TAKASHI ,  BU HUIMING ,  DORIS BRUCE B ,  LIN CHUNG-HSUN ,  SHANG HUILING ,  YAMASHITA TENKO ,  DIVAKARUNI RAMACHANDRA

IPC: H01L21/336 ,  H01L29/78

Abstract: Ein Verfahren weist das Bilden einer Platzhalter-Gate-Struktur, welche aus einem Stopfen besteht, auf einer Fläche eines Halbleiters; das Bilden eines ersten Abstandhalters, welcher den Stopfen umgibt, wobei der erste Abstandhalter ein Opfer-Abstandhalter ist; und das Durchführen einer abgewinkelten Ionenimplantation auf, um in Nachbarschaft zu einer äußeren Seitenwand des ersten Abstandhalters eine Dotierstoffspezies in die Fläche des Halbleiters zu implantieren, um eine Source-Erweiterungszone und eine Drain-Erweiterungszone zu bilden, wobei sich die implantierte Dotierstoffspezies in einem Ausmaß unter der äußeren Seitenwand des ersten Abstandhalters erstreckt, welches eine Funktion des Winkels der Ionenimplantation ist. Das Verfahren weist ferner das Durchführen eines Laser-Temperns auf, um die Implantation der Source-Erweiterung und der Drain-Erweiterung zu aktivieren. Das Verfahren weist ferner das Bilden eines zweiten Abstandhalters, welcher den ersten Abstandhalter umgibt, das Entfernen des ersten Abstandhalters und des Stopfens, um eine Öffnung zu bilden, und das Abscheiden eines Gate-Stapels in der Öffnung auf.

公开(公告)号：DE60133214T2

公开(公告)日：2009-04-23

申请号：DE60133214

申请日：2001-11-13

Applicant: IBM ,  QIMONDA AG

Inventor： DIVAKARUNI RAMACHANDRA ,  WEYBRIGHT MARY E ,  HOH PETER ,  BRONNER GARY ,  CONTI RICHARD A ,  SCHROEDER UWE ,  GAMBINO JEFFREY PETER

IPC: H01L21/8242 ,  H01L21/60 ,  H01L21/8234 ,  H01L21/8239

Abstract: Two different gate conductor dielectric caps are used in the array and support device regions so that the bitline contact can be fabricated in the array region, but a thinner hard mask can be used for better linewidth control in the support device region. The thinner dielectric cap is made into dielectric spacers in the array device regions during support mask etching. These dielectric spacers allow for the array gate conductor resist line to be made smaller than the final gate conductor linewidth. This widens the array gate conductor processing window. The second dielectric cap layer improves linewidth control for the support devices and the array devices. Two separate gate conductor lithography steps and gate conductor dielectric etches are carried out in the present invention to optimize the gate conductor linewidth control in the array and support device regions. The gate conductors in the array and support devices regions are etched simultaneously to reduce production cost. In additional embodiments of the invention, dual workfunction support device transistors with or without salicide can be fabricated with an array including borderless contacts.

公开(公告)号：DE10226569A1

公开(公告)日：2003-01-16

申请号：DE10226569

申请日：2002-06-14

Applicant: INFINEON TECHNOLOGIES CORP ,  IBM

Inventor： DIVAKARUNI RAMACHANDRA ,  DEV PRAKASH ,  MALIK RAJEEV ,  NESBIT LARRY

IPC: H01L21/8242 ,  H01L27/108

Abstract: The vertical MOSFET structure used in forming dynamic random access memory comprises a gate stack structure comprising one or more silicon nitride spacers; a vertical gate polysilicon region disposed in an array trench, wherein the vertical gate polysilicon region comprises one or more silicon nitride spacers; a bitline diffusion region; a shallow trench isolation region bordering the array trench; and wherein the gate stack structure is disposed on the vertical gate polysilicon region such that the silicon nitride spacers of the gate stack structure and vertical gate polysilicon region form a borderless contact with both the bitline diffusion region and shallow trench isolation region. The vertical gate polysilicon is isolated from both the bitline diffusion and shallow trench isolation region by the nitride spacer, which provides reduced bitline capacitance and reduced incidence of bitline diffusion to vertical gate shorts.

公开(公告)号：DE60133214D1

公开(公告)日：2008-04-24

申请号：DE60133214

申请日：2001-11-13

Applicant: INFINEON TECHNOLOGIES CORP ,  IBM

Inventor： DIVAKARUNI RAMACHANDRA ,  WEYBRIGHT MARY E ,  HOH PETER ,  BRONNER GARY ,  CONTI RICHARD A ,  SCHROEDER UWE ,  GAMBINO JEFFREY PETER

IPC: H01L21/8242 ,  H01L21/60 ,  H01L21/8234 ,  H01L21/8239

Abstract: Two different gate conductor dielectric caps are used in the array and support device regions so that the bitline contact can be fabricated in the array region, but a thinner hard mask can be used for better linewidth control in the support device region. The thinner dielectric cap is made into dielectric spacers in the array device regions during support mask etching. These dielectric spacers allow for the array gate conductor resist line to be made smaller than the final gate conductor linewidth. This widens the array gate conductor processing window. The second dielectric cap layer improves linewidth control for the support devices and the array devices. Two separate gate conductor lithography steps and gate conductor dielectric etches are carried out in the present invention to optimize the gate conductor linewidth control in the array and support device regions. The gate conductors in the array and support devices regions are etched simultaneously to reduce production cost. In additional embodiments of the invention, dual workfunction support device transistors with or without salicide can be fabricated with an array including borderless contacts.

公开(公告)号：MY134452A

公开(公告)日：2007-12-31

申请号：MYPI20054051

申请日：2001-05-23

Applicant: IBM

Inventor： BERTIN CLAUDE L ,  DIVAKARUNI RAMACHANDRA ,  HOUGHTON RUSSELL J ,  MANDELMAN JACK A ,  TONTI WILLIAM R

IPC: H01L21/336 ,  H01L21/82 ,  H01L21/00 ,  H01L21/334 ,  H01L23/525 ,  H01L27/108 ,  H01L27/12

Abstract: AN ANTI-FUSE STRUCTURE THAT CAN BE PROGRAMMED AT LOW VOLTAGE AND CURRENT AND WHICH POTENTIALLY CONSUMES VERY LITTLE CHIP SPACES AND CAN BE FORMED INTERSTITIALLY BETWEEN ELEMENTS SPACED BY A MINIMUM LITHOGRAPHIC FEATURE SIZE IS FORMED ON A COMPOSITE SUBSTRATE SUCH AS A SILICON-ONINSULATOR WAFER BY ETCHING A CONTACT THROUGH AN INSULATOR TO A SUPPORT SEMICONDUCTOR LAYER, PREFERABLY IN COMBINATION WITH FORMATION OF A CAPACITOR-LIKE STRUCTURE REACHING TO OR INTO THE SUPPORT LAYER. THE ANTI-FUSE MAY BE PROGRAMMED EITHER BY THE SELECTED LOCATION OF CONDUCTOR FORMATION AND/OR DAMAGING A DIELECTRIC OF THE CAPACITOR-LIKE STRUCTURE. AN INSULATING COLLAR (38, 90) IS USED TO SURROUND A PORTION OF EITHER THE CONDUCTOR (42, 100) OR THE CAPACITOR-LIKE STRUCTURE TO CONFINE DAMAGE TO THE DESIRED LOCATION.HEATING EFFECTS VOLTAGE AND NOISE DUE TO PROGRAMMING CURRENTS ARE EFFECTIVELY ISOLATED TO THE BULK SILICON LAYER, PERMITTING PROGRAMMING DURING NORMAL OPERATION OF THE DEVICE. THUS THE POTENTIAL FOR SELF-REPAIR WITHOUT INTERRUPTION OF OPERATION IS REALIZED.(FIG 6)