公开(公告)号：CN101809710B

公开(公告)日：2012-01-11

申请号：CN200880108693.9

申请日：2008-09-23

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： H·阿比尔 ,  R·朗热

IPC: H01L21/20 ,  H01L21/26 ,  H01L21/324 ,  H01L21/762 ,  H01L21/205 ,  C30B25/02

CPC classification number: H01L21/76254 ,  H01L23/36 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一种制造用于电子学、光学、光电子学或光伏学的结构(1)的方法，所述结构(1)包括衬底(10)和通过将材料沉积在所述衬底(10)的一个表面上而形成的层(20)，其特征在于该方法包括以下步骤：形成包括脆化区的脆化衬底，该脆化区一方面限定了所述衬底(10)，另一方面限定了剩余物，在所述脆化衬底的两个表面的每一个上沉积所述材料的层(20，21)，分裂所述脆化衬底从而形成所述结构(1)，其中衬底(10)的一表面(IB)被沉积的材料层(20)覆盖，而其另一表面(IA)暴露。

公开(公告)号：CN102292809A

公开(公告)日：2011-12-21

申请号：CN200980155187.X

申请日：2009-12-30

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： D·朗德吕 ,  F·格里蒂 ,  E·吉奥特 ,  O·科农丘克 ,  C·韦蒂祖

IPC: H01L21/762 ,  H01L21/3105 ,  H01L21/324

CPC classification number: H01L21/3247 ,  H01L21/02238 ,  H01L21/02255 ,  H01L21/02422 ,  H01L21/02532 ,  H01L21/31662 ,  H01L21/7624

Abstract: 本发明涉及一种处理绝缘体上半导体型结构的方法，所述结构接连包括载体衬底、氧化物层(2)和半导体材料的薄层(3)，所述结构具有露出所述氧化物层(2)的外周环，所述方法包括在中性或受控还原气氛中应用主要热处理。所述方法在所述主要热处理之前包括覆盖至少所述氧化物层(2)的暴露外周部分的步骤，所述主要热处理是在受控的时间和温度条件下进行的，以便促进所述氧化物层(2)的至少一部分氧通过薄半导体层(3)扩散，导致所述氧化物层(2)的厚度的受控降低。

公开(公告)号：CN102272901A

公开(公告)日：2011-12-07

申请号：CN201080004332.7

申请日：2010-03-10

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： G·里乌

IPC: H01L21/302 ,  H01L21/762

CPC classification number: H01L21/302 ,  H01L21/31053 ,  H01L21/76251

Abstract: 本发明涉及一种修整半导体衬底(1)的表面的方法，所述衬底包括一组层，所述一组层包括在所述衬底(1)的至少一个面上的半导体有用体层(4)，所述有用层(4)包括粗糙的自由表面(7)，所述方法适用于平滑该自由表面(7)，所述方法的特征在于该方法包括以下连续的步骤：形成覆盖所述有用层(4)的表面(7)的保护层(20)，该保护层(20)的厚度比所述有用层(4)的表面(7)的峰-谷距离大1到3倍；至少一个抛光-氧化序列，所述序列包括以下连续的步骤：抛光所述保护层(20)的表面(21)，调整所述抛光从而不侵袭所述有用层(4)，以及利用提供的氧气对衬底(1)进行热氧化，从而将有用层(4)的一部分转化为氧化物层(16)，从而降低所述有用层(4)的表面(7)的粗糙度。

公开(公告)号：CN102214483A

公开(公告)日：2011-10-12

申请号：CN201010299694.5

申请日：2010-09-28

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： C·马祖尔 ,  R·费朗 ,  B-Y·阮

IPC: G11C11/4063

CPC classification number: G11C8/08 ,  G11C11/4085 ,  G11C2211/4016

Abstract: 本发明涉及一种SeOI上的伪反相器电路，其制在绝缘半导体衬底上，该衬底包括半导体材料的薄层，通过绝缘层将该薄层与基层衬底隔开，所述电路包括：位于用于施加电源电压的第一端子和第二端子之间的串联的第一沟道类型的晶体管和第二沟道类型的晶体管，所述第一和第二沟道类型晶体管的每一个包括位于薄层中的漏极区和源极区、在源极区和漏极区之间延伸的沟道、以及位于该沟道上方的前控制栅，其特征在于，每个晶体管具有背控制栅，该背控制栅形成于该晶体管的沟道下方的基层衬底中，并且能被偏压以调制晶体管的阈值电压，而且所述第一和第二沟道类型晶体管中的至少一个配置为，在能充分调制晶体管的阈值电压的背栅信号的作用下操作于耗尽模式。

公开(公告)号：CN102203911A

公开(公告)日：2011-09-28

申请号：CN200980144110.2

申请日：2009-10-27

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： M·布吕尔

IPC: H01L21/22 ,  H01L21/268 ,  H01L31/18

CPC classification number: H01L21/268 ,  H01L21/221

Abstract: 本发明涉及用于至少局部加热薄板的方法和设备，所述薄板包括至少一个待加热的层(2)和至少一个启动区域(4)，所述待加热的层(2)将被至少一个主光流脉冲至少局部加热，所述启动区域(4)与所述待加热的层的前表面相比处于相对较深的位置，其中当所述待加热的层(2)的温度在高温范围(PHT)内时所述主光流(7)能够加热所述待加热的层(2)，启动次要加热装置(9)能够将所述启动区域从低温范围(PBT)内的温度加热到所述高温范围(PHT)内的温度。

公开(公告)号：CN102197473A

公开(公告)日：2011-09-21

申请号：CN200980143152.4

申请日：2009-10-29

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： D·兰德鲁 ,  I·劳顿 ,  S·文森特

IPC: H01L21/762

CPC classification number: H01L21/187 ,  H01L21/76251

Abstract: 本发明涉及一种用于制造UTBOX型结构的方法，包括：a)组装被称为“施予”衬底(1)的衬底与被称为“接受”衬底(2)的衬底，两个衬底的至少其中之一包括厚度小于50nm的绝缘层(3)；b)在低于400℃的温度下的用于加强两个衬底之间的组装的第一热处理，其在组装过程中和/或在组装之后执行以加强所述组装；c)在高于900℃的温度下的第二热处理，在400℃和900℃之间的暴露时间在1分钟内或30秒以下。

公开(公告)号：CN102194820A

公开(公告)日：2011-09-21

申请号：CN201010595709.2

申请日：2010-12-16

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： C·梅热 ,  R·费兰特

IPC: H01L27/092 ,  H01L29/06 ,  H01L21/762 ,  H01L21/8238

CPC classification number: H01L27/1203 ,  H01L29/78609 ,  H01L29/78648

Abstract: 本发明涉及一种具有绝缘层下埋入背控制栅极的SeOI衬底上的数据通路单元。根据第一方面，本发明涉及一种数据通路单元，其特别适用于其在绝缘体上半导体衬底上制造的集成电路中使用的环境，该衬底包括通过绝缘层与体衬底分隔开的半导体材料薄层，该单元包括场效应晶体管阵列，每个晶体管具有位于该薄层中的源极区(S7)、漏极区(D7)、和由该源极区和漏极区界定的沟道区(C7)，且进一步包括形成于该沟道区上方的前栅极控制区(GA7)，其特征在于至少一个晶体管(T7)具有形成于该沟道区下的体衬底中的背栅极控制区(GN2)，该背栅极区能够被偏压从而改变该晶体管的性能特征。

公开(公告)号：CN101421837B

公开(公告)日：2011-06-15

申请号：CN200780008941.8

申请日：2007-03-13

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： X·埃布拉

IPC: H01L21/762

CPC classification number: H01L21/76254

Abstract: 本发明涉及一种在支撑衬底上制造包括至少一个薄层的结构的方法，其特别在于它至少包括以下步骤：从所述的支撑衬底形成所谓的包括非晶体层、包含点缺陷并紧邻位于所述的非晶体层下面的第一晶体层、位于中间结构下部分的第二晶体层的中间结构；结合接收衬底到所述的中间结构上部面上；去除中间结构的形成有点缺陷的层使得非晶体层形成中间结构的上部面。本发明的另一目的涉及在支撑衬底上非晶体材料中包括至少一个薄层的衬底，其特别在于它包括接收衬底、中央晶体层和非晶体层，所述的接收衬底、晶体层和非晶体层没有任何EOR型点缺陷。

公开(公告)号：CN102088163A

公开(公告)日：2011-06-08

申请号：CN201010508579.4

申请日：2010-10-13

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： F·勒泰特

IPC: H01S5/183 ,  H01S5/187 ,  H01S5/343

CPC classification number: H01S5/183 ,  H01S5/0215 ,  H01S5/0217 ,  H01S5/32341 ,  H01S2301/173 ,  H01S2304/12

Abstract: 本发明涉及具有InGaN层的半导体器件。本发明还涉及一种制造垂直光电结构的方法，包括以下步骤：a)提供第一衬底和形成在第一衬底上的InGaN晶种层的堆叠；b)在InGaN晶种层上生长InGaN层，以便获得衬底上InGaN结构；c)形成覆盖InGaN层的表面的第一反光镜层；d)分离第一衬底；以及e)形成覆盖InGaN的相对表面的第二反光镜层。

公开(公告)号：CN102007394A

公开(公告)日：2011-04-06

申请号：CN200980113811.X

申请日：2009-04-24

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： A·达巴迪 ,  B·科尔贝森 ,  J·梅尔里斯

IPC: G01N1/32

CPC classification number: G01N1/32 ,  C09K13/04 ,  C09K13/08 ,  H01L21/67063

Abstract: 本发明提供了一种适于处理各种含硅表面，包括在绝缘体表面上的应变硅以及应力硅表面的无铬刻蚀组合物。本发明的新型和独创的刻蚀组合物包含氢氟酸、硝酸、乙酸和优选为碘化钾的碱金属碘化物。