公开(公告)号：KR1020060077554A

公开(公告)日：2006-07-05

申请号：KR1020040116453

申请日：2004-12-30

Applicant: 삼성전자주식회사

Inventor： 김영진 ,  이현덕 ,  남석우 ,  이용재 ,  임현석 ,  황완구 ,  이진일 ,  오정환

IPC: H01L21/8242

CPC classification number: H01L28/84 ,  H01L27/10817 ,  H01L27/10852 ,  H01L28/91

Abstract: HSG 실리콘층을 구비하는 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법이 개시된다. 기판의 콘택 영역에 전기적으로 연결되는 스토리지 전극을 형성한 후, 스토리지 전극 상으로 실리콘을 함유하는 제1 가스 및 제2 가스를 약 1：0.1∼1：5.0 정도의 유량비로 포함하는 혼합 가스를 제공하여 스토리지 전극 상에 HSG 실리콘층을 형성한다. HSG 실리콘층 상에는 유전층 및 플레이트 전극이 형성된다. HSG 실리콘층의 HSG 그레인 사이즈를 용이하게 조절하여 특히 스토리지 전극의 저부에서 HSG 그레인의 이상 성장을 억제할 수 있다. 따라서, 스토리지 전극 상에 균일한 HSG 실리콘층을 형성하여 스토리지 전극의 구조적 열화를 방지할 수 있으며, 캐패시터의 전기적 결함을 크게 감소시킬 수 있다.

公开(公告)号：KR1020060076340A

公开(公告)日：2006-07-04

申请号：KR1020040114731

申请日：2004-12-29

Applicant: 삼성전자주식회사

Inventor： 김영진 ,  김경석 ,  남석우 ,  박재영 ,  이고은 ,  이욱열 ,  이현덕 ,  형용우

IPC: H01L27/108

CPC classification number: H01L28/75 ,  H01L21/02186 ,  H01L21/02244 ,  H01L28/91

Abstract: 본 발명은 생산성 및 생산 수율을 증대 또는 극대화 할 수 있는 스토리지 커패시터의 제조방법에 관한 것으로, 그의 제조방법은, 반도체 기판 상에 형성된 주형 산화막을 제거하여 상기 반도체 기판의 도전층에 전기적으로 연결되는 콘택 플러그를 선택적으로 노출하는 트렌치를 형성하는 단계; 상기 트렌치를 포함하는 상기 반도체 기판의 전면에 티타늄막 및 티타늄 질화막을 적층하여 상기 콘택 플러그와 전기적으로 연결되는 스토리지 전극을 형성하는 단계; 상기 트렌치를 포함하는 상기 반도체 기판의 전면에 희생 산화막을 형성하고, 상기 주형 산화막이 노출되도록 상기 반도체 기판을 평탄화하여 스토리지 전극의 노드를 분리하고, 상기 희생 산화막 및 주형 산화막을 제거하는 단계; 상기 스토리지 전극 상에 티타늄 산질화막 또는 티타늄 산화막을 오존 플러싱공정으로 형성하고, 상기 티타늄 산질화막 또는 티타늄 산화막 상에 소정 두께의 유전막을 형성하는 단계; 및 상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함함에 의해 종래의 급속 열처리 공정에 의한 상기 티타늄막 및 티타늄 질화막의 산화 공정 시 발생되는 스토리지 전극의 기울어짐 현상을 방지할 수 있기 때문에 생산 수율을 향상시킬 수 있다.
티타늄막, 티타늄 질화막, 티타늄 산질화막, 스토리지(storage) 전극

公开(公告)号：KR100532428B1

公开(公告)日：2005-11-30

申请号：KR1020030023351

申请日：2003-04-14

Applicant: 삼성전자주식회사

Inventor： 황기현 ,  오정환 ,  김효정 ,  남석우 ,  신원식

IPC: H01L27/108

Abstract: 본 발명에 따른 반도체 소자의 커패시터는, 실린더형 커패시터 하부전극, 유전막, 및 상부전극으로 구성된 것으로서, 상부전극이 금속막과 그 위에 적층된 p-형 도프트 폴리 Si
1-x Ge
x 막으로 이루어진 것이 특징이다. p-형 도프트 폴리 Si
1-x Ge
x 막은 450℃ 이하의 저온에서 활성화된 상태로 증착되거나, 또는 500℃ 이하에서 활성화가 가능하기 때문에 현재 600℃ 이상의 고온에서 진행되어야 하는 커패시터 공정과 비교하여 커패시터의 누설전류 특성 열화를 현저하게 개선할 수 있다.

公开(公告)号：KR1020040095052A

公开(公告)日：2004-11-12

申请号：KR1020030028649

申请日：2003-05-06

Applicant: 삼성전자주식회사

Inventor： 신원식 ,  황기현 ,  오정환 ,  이현덕 ,  남석우

IPC: H01L21/31

CPC classification number: H01L21/02238 ,  C23C8/12 ,  C23C8/28 ,  H01L21/02178 ,  H01L21/02181 ,  H01L21/3144

Abstract: PURPOSE: An oxidizing method for a semiconductor device and a method for forming an oxide layer using the same are provided to form the oxide layer within a short period of time by introducing simultaneously ozone as an oxidant and gases including nitrogen. CONSTITUTION: Ozone is formed by using oxygen of the first flow rate and nitrogen of the second flow rate corresponding to 1 percent of the first flow rate. The ozone and the reactant including the remaining nitrogen are introduced to a silicon wafer. A surface process for the silicon wafer is performed by using the introduced ozone and the introduced reactant including the remaining nitrogen. The silicon wafer is oxidized by using the surface process.

Abstract translation: 目的：提供一种用于半导体器件的氧化方法和使用其形成氧化物层的方法，以通过同时引入臭氧作为氧化剂和包括氮的气体在短时间内形成氧化物层。 构成：通过使用第一流量的氧气和第二流量的氮气对应于第一流量的1％形成臭氧。 将臭氧和包含剩余氮的反应物引入硅晶片。 通过使用引入的臭氧和引入的反应物（包括剩余的氮）来进行硅晶片的表面处理。 硅晶片通过使用表面处理而被氧化。

公开(公告)号：KR100286736B1

公开(公告)日：2001-04-16

申请号：KR1019980022584

申请日：1998-06-16

Applicant: 삼성전자주식회사

Inventor： 황기현 ,  남석우

IPC: H01L21/76

Abstract: 본 발명은 활성 질화막의 스트립시, 산화 방지용 질화막이 덴트(dent) 되는 문제를 해결하는 트렌치 격리 형성 방법에 관한 것으로서, 반도체 기판 상에 트렌치 형성 영역을 정의하여 적어도 하나의 활성 질화막을 포함하는 트렌치 마스크층이 형성된다. 트렌치를 형성하기 위해 상기 트렌치 마스크층을 사용하여 상기 반도체 기판을 식각한다. 상기 식각 단계에서 발생된 반도체 기판 손상을 제거하기 위해 트렌치 바닥 및 양측 벽에 산화막이 형성된다. 트렌치를 포함하여 활성 질화막 상에 트렌치 내벽의 산화를 방지하지 위한 마스크, 예를 들면 질화막이 형성된다. 트렌치를 완전히 채우도록 트렌치 격리막이 형성된다. 트렌치 격리막을 치밀화 시키기 위한 어닐링 공정이 수행된다. 산화 방지용 질화막이 노출될 때까지 트렌치 격리막이 제거된다. 활성 질화막에 손상을 주기 위해 반도체 기판 상에 이온 주입 또는 플라즈마 (plasma) 처리를 한다. 이때, 반도체 기판 자체에는 손상이 가해지지 않는다. 반도체 기판의 상부 표면이 노출될 때까지 활성 질화막을 포함하여 트렌치 마스크층을 스트립 한다. 이와 같은 반도체 장치 제조 방법에 의해서, 활성 질화막을 스트립 하기 이전에 이온 주입 또는 플라즈마 처리를 하여 활성 질화막이 손상 되도록 하므로써, 활성 질화막의 스트립 시간을 감소시킬 수 있고, 활성 질화막의 스트립시 산화 방지용 질화막이 식각되어 덴트되는 현상을 방지 할 수 있으며, 따라서 트텐치 격리 특성 저하를 방지할 수 있다.

公开(公告)号：KR1019990027891A

公开(公告)日：1999-04-15

申请号：KR1019970050421

申请日：1997-09-30

Applicant: 삼성전자주식회사

Inventor： 황두현 ,  김병기 ,  남석우 ,  구본영

IPC: H01L29/40

Abstract: 폴리사이드 구조의 게이트 전극을 구성하는 폴리실리콘층의 산화시 금속 실리사이드층에서의 이상 팽창을 제거하기 위하여 진공 시스템을 갖춘 설비에서 산화 공정을 행하는 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 건식 식각 방법에 의하여 게이트 전극, 폴리실리콘층 및 금속 실리사이드층이 차례로 적층된 게이트 패턴을 형성하는 단계와, 상기 건식 식각 후의 부산물을 습식 식각에 의하여 제거하는 단계와, 로드락 시스템 설비 내에서 진공 상태를 유지하면서 산소 분위기하에서 상기 폴리실리콘층을 산화시켜서 상기 게이트 패턴의 측벽 및 상기 반도체 기판의 표면에 산화막을 형성하는 단계를 포함한다.

公开(公告)号：KR100079970B1

公开(公告)日：1994-12-01

申请号：KR1019910015839

申请日：1991-09-11

Applicant: 삼성전자주식회사

Inventor： 남석우 ,  이재형 ,  김원주

IPC: H01L27/112

公开(公告)号：KR1020150051722A

公开(公告)日：2015-05-13

申请号：KR1020130133576

申请日：2013-11-05

Applicant: 삼성전자주식회사

Inventor： 임한진 ,  유원석 ,  남석우

IPC: H01L21/28 ,  H01L21/336

CPC classification number: H01L27/10814 ,  H01L27/10823 ,  H01L27/10855

Abstract: 반도체장치및 그제조방법이제공된다. 상기반도체장치는셀 영역에형성되는소자분리막에의해정의되는활성영역, 상기활성영역내에구비되는매립형트랜지스터, 상기매립형트랜지스터의일측에위치한상기활성영역상에형성되는금속컨택, 상기금속컨택상에형성되는랜딩패드, 상기랜딩패드상에형성되어, 상기활성영역과전기적으로연결되는캐패시터, 및상기금속컨택과상기활성영역사이에형성되는메탈옥사이드층을포함한다.

Abstract translation: 提供一种半导体器件及其制造方法。 该半导体器件包括：形成在单元区域中的元件分离膜中限定的有源区域; 形成在有源区的嵌入晶体管; 位于所述嵌入晶体管一侧的有源区上形成的金属接触; 形成在金属接触件上的着陆垫; 电容器，其形成在所述着陆焊盘上，并且与所述有源区域电连接; 以及形成在金属触点和有源区之间的金属氧化物层。

公开(公告)号：KR101446335B1

公开(公告)日：2014-10-02

申请号：KR1020080067220

申请日：2008-07-10

Applicant: 삼성전자주식회사

Inventor： 임한진 ,  박재영 ,  김영진 ,  남석우 ,  김봉현 ,  윤경렬 ,  최재형 ,  김범종

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L28/91 ,  H01L21/02189 ,  H01L21/0228 ,  H01L21/3141 ,  H01L21/31641

Abstract: 반도체 소자의 커패시터 제조방법을 제공한다. 본 발명은 반도체 기판 상에 하부 전극을 형성하는 것을 포함한다. 하부 전극 상에 후속 공정에서 하부 전극의 열화를 억제하는 전처리 공정을 수행한 후 전처리 공정이 수행된 하부 전극 상에 유전막을 형성한다. 유전막 상에 상부 전극을 형성한다. 전처리 공정 및 유전막 형성은 원자층 증착법을 이용하는 하나의 장비에서 수행하고, 유전막은 소오스 가스 및 오존 가스를 이용하여 형성한다. 상기 전처리 공정은 상기 하부 전극이 형성된 상기 반도체 기판을 포함하는 챔버에 상기 소오스 가스와, 상기 오존 가스보다 산화력이 낮은 산화제를 순차적으로 주입하여 수행한다.

公开(公告)号：KR1020130109822A

公开(公告)日：2013-10-08

申请号：KR1020120031872

申请日：2012-03-28

Applicant: 삼성전자주식회사

Inventor： 박준수 ,  윤국한 ,  김준 ,  김철홍 ,  남석우

IPC: H01L21/027

CPC classification number: H01L21/3083 ,  H01L21/0331 ,  H01L21/0337 ,  H01L21/31144 ,  H01L27/10817 ,  H01L27/10891 ,  H01L27/11556 ,  H01L27/24 ,  H01L28/91 ,  H01L21/0274

Abstract: PURPOSE: A method of forming fine patterns of a semiconductor device forms highly integrated semiconductor devices by forming fine patterns arranged in a zigzag using line and space patterns. CONSTITUTION: A first hard mask pattern (41) extended in a first direction is formed on a lower film (20). A second hard mask pattern (61) filled in gaps between the first hard mask patterns is formed. A first mask pattern extended in a second direction perpendicular to the first direction is formed on the first and second hard mask patterns. First openings are formed by etching the first hard mask patterns. A second mask pattern (70) is filled in the first openings and is extended in the second direction. Second openings arranged in the oblique direction from the first openings are formed by etching the second hard mask patterns.

Abstract translation: 目的：通过使用线和空间图案形成以Z字形布置的精细图案，形成半导体器件的精细图案的方法形成高度集成的半导体器件。 构成：在下膜（20）上形成有沿第一方向延伸的第一硬掩模图案（41）。 形成填充在第一硬掩模图案之间的间隙中的第二硬掩模图案（61）。 在第一和第二硬掩模图案上形成沿垂直于第一方向的第二方向延伸的第一掩模图案。 通过蚀刻第一硬掩模图案形成第一开口。 第二掩模图案（70）填充在第一开口中并沿第二方向延伸。 通过蚀刻第二硬掩模图案形成从第一开口沿倾斜方向布置的第二开口。