公开(公告)号：KR1020130081994A

公开(公告)日：2013-07-18

申请号：KR1020120003147

申请日：2012-01-10

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 선민철 ,  박병국

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L21/76889 ,  H01L21/28518 ,  H01L21/743 ,  H01L21/76843 ,  H01L21/76855 ,  H01L23/485 ,  H01L23/535 ,  H01L27/0688 ,  H01L27/1108 ,  H01L27/1157 ,  H01L27/11582 ,  H01L27/2409 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A manufacturing method of semiconductor device which comprises a filling wiring and a device relating the same are provided to prevent a contamination of a semiconductor substrate by comprising the filling wiring in the lower part of an active element. CONSTITUTION: An inter-layer insulating film which covers a sacrificed pattern, a body and an active element is formed (140). A contact hole which exposes the sacrificed pattern through the inter-layer insulating film is formed. An empty space is formed by removing the sacrificed pattern (150). An amorphous silicon film is formed inside the contact hole and the empty space (160). The amorphous silicon film is transformed to the metal silicide layer (170). [Reference numerals] (110) Producing sacrificed pattern; (120) Forming semiconductor layer; (130) Forming gate transmission membrane and electrode; (140) Forming inter-layer insulation membrane; (150) Removing the sacrificed pattern; (160) Forming amorphous silicone membrane; (170) Forming metal silicide membrane; (180) Forming core

Abstract translation: 目的：提供一种包括填充布线和与其相关的装置的半导体器件的制造方法，以通过在有源元件的下部包括填充布线来防止半导体衬底的污染。 构成：形成覆盖牺牲图案，主体和有源元件的层间绝缘膜（140）。 形成通过层间绝缘膜露出牺牲图案的接触孔。 通过去除牺牲图案（150）形成空白空间。 在接触孔和空的空间160内形成非晶硅膜。 将非晶硅膜转变成金属硅化物层（170）。 （附图标记）（110）生产牺牲图案; （120）形成半导体层; （130）形成栅极传输膜和电极; （140）形成层间绝缘膜; （150）去除牺牲图案; （160）形成无定形硅胶膜; （170）形成金属硅化物膜; （180）成核

公开(公告)号：KR1020120139067A

公开(公告)日：2012-12-27

申请号：KR1020110058623

申请日：2011-06-16

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 선민철 ,  박병국

IPC: H01L27/088 ,  H01L29/78 ,  H01L21/336

CPC classification number: H01L27/1104 ,  H01L21/823487 ,  H01L21/823885 ,  H01L27/092 ,  H01L29/7827

Abstract: PURPOSE: A semiconductor device with a vertical device and a non-vertical device and a forming method thereof are provided to implement a semiconductor device with a threshold voltage of various levels without an additional process. CONSTITUTION: A p-well(24), an n-well(25) and a device isolation layer(23) are formed on a semiconductor substrate(21). An n-drain region(26), a first source/drain region(27), and a second source/drain region(29) are formed on the p-well. A p- vertical channel region(31P) and an n- source region(33S) are formed on the n- drain region. A channel region(28) is formed between the first source/drain region and the second source/drain region. A second gate electrode(43B) is formed on the channel region. A second gate dielectric layer(41B) is interposed between the second gate electrode and the channel region.

Abstract translation: 目的：提供具有垂直装置和非垂直装置及其形成方法的半导体装置，以实现具有各种级别的阈值电压的半导体装置，而无需额外的工艺。 构成：在半导体衬底（21）上形成p阱（24），n阱（25）和器件隔离层（23）。 在p阱上形成n沟道区（26），第一源极/漏极区（27）和第二源极/漏极区（29）。 在n-漏极区上形成p-垂直沟道区（31P）和n-源极区（33S）。 在第一源极/漏极区域和第二源极/漏极区域之间形成沟道区域（28）。 第二栅电极（43B）形成在沟道区上。 在第二栅极电极和沟道区域之间插入第二栅极介电层（41B）。

公开(公告)号：KR1020110037646A

公开(公告)日：2011-04-13

申请号：KR1020090095174

申请日：2009-10-07

Applicant: 삼성전자주식회사

Inventor： 박병국 ,  고석 ,  조경복 ,  이동수 ,  우정환

IPC: H01L21/58

CPC classification number: H01L24/83 ,  H01L24/75 ,  H01L2224/83 ,  H01L2224/838 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01074 ,  H01L2924/01082 ,  Y10T156/1707 ,  Y10T156/1744

Abstract: PURPOSE: A die bonding apparatus of a semiconductor is provided to increase the productivity by including two bonding heads for die-bonding semiconductor chips in one substrate alternately to reduce a cycle time. CONSTITUTION: In a die bonding apparatus of a semiconductor, a first bonding head(11) transfers a first semiconductor chip(1) along a transfer path to a bonding point on a substrate. A first transfer unit(13) moves the first bonding head and a second bonding head(12) transfers a second semiconductor chip to the bonding point along the transfer path. A second transfer unit(14) moves a second bonding head. A controller(15) applies a transfer signal and a return signal to the first and second transfer unit.

Abstract translation: 目的：提供一种半导体的管芯接合装置，通过包括两个用于将一个衬底中的半导体芯片芯片接合的结合头来交替地降低循环时间来提高生产率。 构成：在半导体的管芯接合装置中，第一接合头（11）将第一半导体芯片（1）沿着传输路径传送到基板上的接合点。 第一传送单元（13）移动第一接合头，第二接合头（12）沿着传送路径将第二半导体芯片传送到接合点。 第二转印单元（14）移动第二粘合头。 控制器（15）将传送信号和返回信号应用于第一和第二传送单元。

公开(公告)号：KR1020100004772A

公开(公告)日：2010-01-13

申请号：KR1020080065120

申请日：2008-07-04

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 권욱현 ,  박병국 ,  송윤흡 ,  김윤

IPC: H01L21/768

CPC classification number: H01L27/11568 ,  H01L29/66833 ,  H01L29/7923

Abstract: PURPOSE: A semiconductor device and a method of operating the same are provided to control an upper wire and a lower wire independently by inserting a storage film pattern between word lines and an activity pillar. CONSTITUTION: Active pillars are arranged on a semiconductor substrate(10) in two-dimensionally. Upper impurity regions are used as a source or a drain electrode of memory cell transistors. An upper wiring(70) is arranged along one-way of the upper impurity regions. Upper wirings are connected to an upper wiring decoder through predetermined wiring structures. Upper wirings are connected to the upper impurity regions through a first plug(60). The word line(30) is arranged between active pillars while crossing the upper wirings. Word lines are connected to word line decoders through wiring structures. Lower wirings(40) are arranged under word lines. The storage film pattern(20) is arranged between the word lines and the active pillar.

Abstract translation: 目的：提供半导体器件及其操作方法，以通过在字线和活动柱之间插入存储膜图案来独立地控制上线和下导线。 构成：二维地将有源支柱配置在半导体基板（10）上。 上部杂质区域用作存储单元晶体管的源极或漏极。 上部布线（70）沿着上部杂质区域的单向排列。 上布线通过预定的布线结构连接到上布线解码器。 上部布线通过第一插头（60）连接到上部杂质区域。 字线（30）布置在有效支柱之间，同时穿过上部布线。 字线通过布线结构连接到字线解码器。 下布线（40）布置在字线之下。 存储膜图案（20）布置在字线和有源支柱之间。

公开(公告)号：KR1020080051065A

公开(公告)日：2008-06-10

申请号：KR1020070123002

申请日：2007-11-29

Applicant: 삼성전자주식회사

Inventor： 채수두 ,  김정우 ,  박찬진 ,  한정희 ,  박병국 ,  박일한

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/2436 ,  H01L27/2463

Abstract: A flash memory and a driving method thereof are provided to remove interference of adjacent cells by easily depleting a body region of a memory cell formed on a semiconductor pin. A local bit line is connected with a bit line on a semiconductor substrate(110) of first conductive type. A local source line is connected with a common source line crossing the bit line. Plural memory cells are connected parallel with the local source line and the bit line. The local bit line and the local source line are vertically spaced apart from each other in the semiconductor substrate, and include a first doped layer(121) and a second doped layer(122). A first select transistor connects the bit line with the local bit line, and a second select transistor connects the common source line with the local source line. A drain select line(DSL) and a source select line(SSL) are connected to the first select transistor and the second select transistor, respectively. Plural word lines are connected to the memory cells.

Abstract translation: 提供闪速存储器及其驱动方法以通过容易地消耗形成在半导体引脚上的存储单元的体区来消除相邻单元的干扰。 局部位线与第一导电类型的半导体衬底（110）上的位线连接。 本地源极线与穿过位线的公共源极线连接。 多个存储单元与本地源极线和位线并联连接。 局部位线和局部源极线在半导体衬底中彼此垂直间隔开，并且包括第一掺杂层（121）和第二掺杂层（122）。 第一选择晶体管将位线与局部位线连接，第二选择晶体管将公共源极线与本地源极线连接。 漏极选择线（DSL）和源选择线（SSL）分别连接到第一选择晶体管和第二选择晶体管。 多个字线连接到存储单元。

公开(公告)号：KR100734317B1

公开(公告)日：2007-07-02

申请号：KR1020060043948

申请日：2006-05-16

Applicant: 삼성전자주식회사

Inventor： 최병용 ,  박병국 ,  박동건 ,  이충호

IPC: H01L21/8247 ,  H01L27/115 ,  B82Y10/00

公开(公告)号：KR1020070053395A

公开(公告)日：2007-05-25

申请号：KR1020050111135

申请日：2005-11-21

Applicant: 삼성전자주식회사

Inventor： 박병국 ,  고윤성 ,  우정환

IPC: H01L21/52 ,  H01L23/12 ,  H01L23/34

Abstract: 본 발명은 칩 접착 장치의 가변형 프리베이커 매거진(pre-baker magazine)에 관한 것으로, 칩 접착 공정을 진행하는 배선기판의 폭에 따라서 매거진의 폭도 조절해 주어야 하는데, 종래의 경우 프리베이커에서 매거진을 분리한 후 배선기판의 폭에 맞게 매거진을 재조립을 한 다음 다시 프리베이커에 설치해 주어야 했다. 이와 같이 매거진의 폭 조절을 수동으로 진행했기 때문에, 칩 접착 장치의 가동율이 떨어지고, 분해/조립에 따른 공정이 길어지고, 배선기판의 폭에 대응되는 각각의 부품들을 구비해야 하고, 안전사고의 위험을 안고 있었다.
본 발명은 상기한 문제점을 해결하기 위해서, 제 1 및 제 2 적재판의 하단부에 설치되어 적재홈에 적재될 배선기판의 폭에 대응되게 제 1 및 제 2 적재판 사이의 폭을 자동으로 조절하는 이동 수단을 구비하는 가변형 프리베이커 매거진을 제공한다. 본 발명에 따르면, 프리베이커에 설치된 매거진의 분해 없이 폭을 조절하여 칩 접착 공정을 바로 진행할 수 있기 때문에, 칩 접착 장치의 가동율을 향상시킬 수 있다. 자동으로 매거진의 폭이 조절되기 때문에, 매거진의 분해 및 조립에 따른 공정 시간을 줄일 수 있고, 안정사고의 위험을 줄일 수 있다. 그리고 배선기판의 폭에 대응되는 하부 및 상부 고정 블록을 별도로 구비할 필요가 없다.
프리베이커, 칩 접착, 매거진, 가변, 폭

公开(公告)号：KR100697291B1

公开(公告)日：2007-03-20

申请号：KR1020050086443

申请日：2005-09-15

Applicant: 삼성전자주식회사

Inventor： 송기환 ,  박병국

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/115 ,  H01L27/11519 ,  H01L27/11568 ,  H01L29/792 ,  H01L29/7926 ,  H01L21/28273 ,  H01L21/28282

Abstract: A non-volatile semiconductor memory device and a method for fabricating the same are provided to enhance a degree of integration by doubling data storage capacity within the same size. A plurality of pillars(20) are projected from a surface of a semiconductor substrate. A plurality of bit lines(BL) are formed on an upper surface of the pillars to connect pillars in one direction. A plurality of word lines(WL) are formed vertically to the bit lines on both sides of the pillars. A plurality of memory layers(30) are formed between the pillars and the word lines. A plurality of drain regions are formed on upper ends of the pillars. A plurality of source regions are formed on lower ends of the pillars. The source regions are entirely connected with each other.

Abstract translation: 提供了一种非易失性半导体存储器件及其制造方法，以通过将相同尺寸的数据存储容量加倍来增强集成度。 多个柱（20）从半导体衬底的表面突出。 在柱的上表面上形成多个位线（BL），以在一个方向上连接支柱。 多个字线（WL）垂直于立柱两侧的位线形成。 在柱和字线之间形成多个存储层（30）。 在柱的上端形成有多个漏区。 多个源区形成在支柱的下端。 源区域彼此完全连接。

公开(公告)号：KR100663976B1

公开(公告)日：2007-01-02

申请号：KR1020050009845

申请日：2005-02-03

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 심재성 ,  박병국 ,  이종덕 ,  김정우

IPC: H01L27/115

Abstract: 본 발명은 액티브 영역에 복수개의 도핑층을 갖는 전하트랩 메모리 셀을 이용한 낸드(NAND) 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.
종래 전하트랩 메모리 셀의 구조와 달리 본 발명에서 사용되는 메모리 셀은 액티브 영역에 복수개의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이때 생성된 홀을 각 전하트랩 메모리 셀의 전하트랩층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 각 셀의 전하트랩층으로 주입시키는 방식으로 낸드 플래시 메모리 어레이를 동작하는 방법을 제공한다.
전하트랩, 플래시 메모리, 터널링, 애벌런치, NAND

公开(公告)号：KR100663974B1

公开(公告)日：2007-01-02

申请号：KR1020050009844

申请日：2005-02-03

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 심재성 ,  박병국 ,  이종덕 ,  김정우

IPC: H01L27/115

Abstract: 본 발명은 액티브 영역에 복수개의 도핑층을 갖는 전하트랩 플래시 메모리 셀의 구조 및 그 제조방법과 동작방법에 관한 것이다.
종래 전하트랩 메모리 셀의 구조와 달리 본 발명은 액티브 영역에 복수개의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이때 생성된 홀을 전하트랩 메모리 셀의 전하트랩층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 전하트랩층으로 주입시키는 방식으로 셀을 동작하는 방법을 제공한다.
전하트랩, 플래시 메모리, 터널링, 애벌런치