公开(公告)号：KR1019920005247B1

公开(公告)日：1992-06-29

申请号：KR1019890020153

申请日：1989-12-29

Applicant: 삼성전자주식회사

Inventor： 안형근 ,  주태식 ,  정호창 ,  김철진

IPC: G11B20/18

Abstract: The circuit includes a clock generating means (10) for generating first and second bit synchronizing clocks. A synchronizing signal generating means (20) generates a synchronizing signal for every n continuous clocks, and a first clock window means (30) permits m units of the first bit synchronizing clocks to be passed, each time when the synchronizing signal is generated. A counter (40) counts m units of the first bit synchronizing clocks, and a second clock window means (50) permits p units of the second bit synchronizing clocks to be passed, while a shift register (60) shifts and memorizes only the bits corresponding to the p units of the second bit synchronizing clocks.

Abstract translation: 电路包括用于产生第一和第二位同步时钟的时钟产生装置（10）。 同步信号发生装置（20）每n个连续时钟产生同步信号，并且每当产生同步信号时，第一时钟窗口装置（30）允许通过m个第一位同步时钟单元。 计数器（40）对第一位同步时钟的m个单位进行计数，并且第二时钟窗口装置（50）允许第二位同步时钟的p个单元通过，而移位寄存器（60）仅移位和存储位 对应于第二位同步时钟的p单元。

公开(公告)号：KR1020110015907A

公开(公告)日：2011-02-17

申请号：KR1020090073351

申请日：2009-08-10

Applicant: 삼성전자주식회사

Inventor： 김익수 ,  김도형 ,  조성래 ,  안형근 ,  임동현 ,  조은희

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: G11C11/5685 ,  G11C8/08 ,  G11C11/5678 ,  G11C13/0004 ,  G11C13/0007 ,  G11C13/0061 ,  G11C13/0069 ,  G11C2013/009 ,  G11C2013/0092 ,  G11C2213/72 ,  H01L27/101 ,  H01L27/1021 ,  H01L43/12

Abstract: PURPOSE: A multi-level memory device using a resistance body is provided to adjust the size of the amorphous region of a phase change material by applying a write pulse with different pulse heights to one or more phase change materials. CONSTITUTION: A multi-level memory cell array(100) includes a plurality of multi-level memory cells in a matrix shape. The rows of the multi-level memory cells are coupled with each word-line(WL0 to WLm). The columns of the multi-level memory cells are coupled with bit-lines(BL0 to BLn). A decoder(300) provides row selection signals and column selection signals to a row selection circuit(130) and a column selection circuit(120). A read circuit(110) reads data saved in a multi-level memory cell which is selected from the multi-level memory cell array.

Abstract translation: 目的：提供使用电阻体的多电平存储器件，通过向一个或多个相变材料施加具有不同脉冲高度的写入脉冲来调节相变材料的非晶区域的尺寸。 构成：多层存储单元阵列（100）包括矩阵形状的多个多级存储单元。 多级存储器单元的行与每个字线（WL0至WLm）耦合。 多级存储单元的列与位线（BL0至BLn）耦合。 解码器（300）向行选择电路（130）和列选择电路（120）提供行选择信号和列选择信号。 读取电路（110）读取从多层存储单元阵列中选择的多层存储单元中保存的数据。

公开(公告)号：KR1020100108001A

公开(公告)日：2010-10-06

申请号：KR1020090026420

申请日：2009-03-27

Applicant: 삼성전자주식회사

Inventor： 이진일 ,  블라디미르우라자에브 ,  정진하 ,  신승백 ,  조성래 ,  안형근 ,  임동현 ,  김중현

IPC: H01L21/205 ,  H01L21/8247

CPC classification number: H01L45/06 ,  H01L45/1233 ,  H01L45/144 ,  H01L45/1616 ,  H01L45/1683

Abstract: PURPOSE: A formation method of an information storage pattern is provided to improve the electrical property of a phase variation memory device by uniformly maintaining the resistance value of a memory cell. CONSTITUTION: A semiconductor substrate(10) comprises an active layer(20). An interlayer insulating layer(30) is formed on the semiconductor substrate. The interlayer insulating layer comprises an opening(35) which exposes a transistor or a diode. A bottom electrode(40) is formed in the opening of the interlayer insulating layer. The bottom electrode is formed in order to partly fill the opening of the interlayer insulating layer.

Abstract translation: 目的：提供信息存储模式的形成方法，以通过均匀地维持存储单元的电阻值来改善相位变化存储装置的电性能。 构成：半导体衬底（10）包括有源层（20）。 在半导体衬底上形成层间绝缘层（30）。 层间绝缘层包括暴露晶体管或二极管的开口（35）。 底层电极（40）形成在层间绝缘层的开口中。 形成底部电极以部分地填充层间绝缘层的开口。

公开(公告)号：KR1020100000927A

公开(公告)日：2010-01-06

申请号：KR1020080060610

申请日：2008-06-26

Applicant: 삼성전자주식회사

Inventor： 안형근 ,  안동호 ,  박정희 ,  신희주 ,  박영림

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L45/06 ,  H01L27/2409 ,  H01L45/1233 ,  H01L45/143 ,  H01L45/144 ,  H01L45/1683

Abstract: PURPOSE: A method of manufacturing a phase-change memory device is provided to improve thermal stability of a phase change memory device by separating a programming region contacting a first electrode from the programming region of the phase change memory. CONSTITUTION: A lower interlayer dielectric layer is formed on a substrate(100). A first electrode(205) buried into the lower interlayer dielectric layer is formed. A mold layer has a trench which is expanded along a first direction while exposing the first electrode on the lower interlayer dielectric layer. A phase change material layer is formed on a mold layer while filling the trench. A second electrode(240) on the phase change material layer and is expanded in second direction. The phase change material layer is formed by removing a mold film and the phase change material layer which is exposed to the second electrode.

Abstract translation: 目的：提供一种制造相变存储器件的方法，通过将接触第一电极的编程区域与相变存储器的编程区域分开来提高相变存储器件的热稳定性。 构成：在衬底（100）上形成下层的介电层。 形成埋在下层间介电层中的第一电极（205）。 模具层具有沿着第一方向扩展的沟槽，同时暴露下层间介电层上的第一电极。 在填充沟槽的同时，在模具层上形成相变材料层。 相变材料层上的第二电极（240），并且在第二方向上扩展。 相变材料层通过去除模具膜和暴露于第二电极的相变材料层而形成。

公开(公告)号：KR1020080069430A

公开(公告)日：2008-07-28

申请号：KR1020070007133

申请日：2007-01-23

Applicant: 삼성전자주식회사

Inventor： 안형근 ,  호리이히데키 ,  박민영 ,  김신혜

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L45/1658 ,  G11C13/0004 ,  G11C13/0069 ,  G11C2013/008 ,  G11C2213/35 ,  H01L45/06 ,  H01L45/12 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/143 ,  H01L45/144 ,  H01L45/1675 ,  H01L45/1683

Abstract: A phase change memory device and a method for forming the same are provided to form an adhesive pattern which is made of a carbon containing material between a heater electrode and a phase change pattern for minimizing stress resulting from temperature change, thereby obtaining high bonding force of the electrode and the patterns. A phase change memory device comprises a heater electrode(206) on a substrate(200), a phase change pattern(310b), and an adhesive pattern(308b). The adhesive pattern is placed between the heater electrode and the phase change pattern and is made of a carbon containing material. An interlayer insulating layer(202) is placed on the substrate. The heater electrode is placed in an opening(204) passing through the interlayer insulating layer. A wiring(220'') is placed on the interlayer insulating layer.

Abstract translation: 提供相变存储器件及其形成方法，以形成由加热器电极和相变图案之间的含碳材料制成的粘合剂图案，用于使由温度变化引起的应力最小化，从而获得高粘合力 电极和图案。 相变存储器件包括在衬底（200）上的加热电极（206），相变图案（310b）和粘合剂图案（308b）。 粘合剂图案放置在加热器电极和相变图案之间，并由含碳材料制成。 在衬底上放置层间绝缘层（202）。 加热电极放置在通过层间绝缘层的开口（204）中。 布线（220“）被放置在层间绝缘层上。

公开(公告)号：KR100593450B1

公开(公告)日：2006-06-28

申请号：KR1020040080546

申请日：2004-10-08

Applicant: 삼성전자주식회사

Inventor： 박재현 ,  안형근 ,  안수진 ,  송윤종 ,  윤형주 ,  김규철

IPC: H01L27/115

CPC classification number: H01L27/2436 ,  H01L45/06 ,  H01L45/144

Abstract: 수직하게 차례로 위치된 복수 개의 활성 영역들을 갖는 피이. 램들 및 그 형성방법들을 제공한다. 이 피이. 램들 및 그 형성방법들은 주어진 디자인 룰을 가지고 상전이막 패턴의 상 변화를 빠른 시간내 수행시킬 수 있는 방안을 제시해준다. 이를 위해서, 상기 셀 어레이 영역 내 적어도 하나의 기준 활성 영역을 한정하는 반도체 기판을 준비한다. 상기 반도체 기판과 평행하고 기준 활성 영역의 주 표면을 지나는 수직선 상에 차례로 위치해서 다른 활성 영역들을 각각 한정하는 다른 반도체 기판들을 형성한다. 그리고, 상기 기준 활성 영역의 반도체 기판 상에 하부 셀 게이트 패턴이 배치된다. 상기 다른 활성 영역들의 다른 반도체 기판들 상에 상부 셀 게이트 패턴들을 각각 형성한다. 상기 하부 및 상부 셀 게이트 패턴들의 양 측부들에 금속 노드 플러그들이 각각 위치된다. 이때에, 상기 금속 노드 플러그들은 다른 반도체 기판들을 관통하여 반도체 기판과 접촉한다. 상기 금속 노드 플러그들 중 하나는 상전이막 패턴 아래에 위치되어서 상전이막 패턴에 전기적으로 접속된다.
활성 영역, 반도체 기판, 상전이막, 게이트.

Abstract translation: 并具有多个垂直顺序定位的活动区域。 公羊及其形成方法。 这是血。 公羊及其形成方法提出了一种在短时间内用给定设计规则进行相变薄膜图案相变的方法。 为此，准备在单元阵列区域中限定至少一个参考有源区域的半导体衬底。 形成其他半导体衬底，所述其他半导体衬底又与半导体衬底平行并位于穿过参考有源区的主表面的垂直线上，以分别限定不同的有源区。 下单元栅极图案设置在参考有源区的半导体衬底上。 并且上单元栅极图案分别形成在不同有源区域的不同半导体衬底上。 金属节点插头分别位于下部和上部单元栅极图案的两侧。 此时，金属节点插塞穿透其他半导体衬底并接触半导体衬底。 其中一个金属节点插塞位于相变膜图案下方并电连接至相变膜图案。

公开(公告)号：KR100396879B1

公开(公告)日：2003-09-02

申请号：KR1020000046615

申请日：2000-08-11

Applicant: 삼성전자주식회사

Inventor： 조학주 ,  안형근

IPC: H01L27/108

CPC classification number: H01L27/11502 ,  H01L28/55

Abstract: A dielectric region, such as a ferroelectric dielectric region of an integrated circuit capacitor, is protected by a multi-layer insulation structure including a first relatively thin insulation layer, e.g., an aluminum oxide or other metal oxide layer, and a second, thicker insulating layer, e.g., a second aluminum oxide or other metal oxide layer. Before formation of the second insulation layer, the first insulation layer and the dielectric preferably annealed, which can increase a remnant polarization of the dielectric region. The first insulation layer can serve as a hydrogen diffusion barrier during formation of the second insulation layer and other overlying structures. In this manner, degradation of the dielectric can be reduced. Devices and fabrication methods are discussed.

Abstract translation: 诸如集成电路电容器的铁电电介质区的电介质区域由多层绝缘结构保护，该多层绝缘结构包括第一相对较薄的绝缘层，例如氧化铝或其他金属氧化物层，以及第二较厚的绝缘层 层，例如第二氧化铝或其他金属氧化物层。 在形成第二绝缘层之前，第一绝缘层和电介质优选退火，这可以增加电介质区域的剩余极化。 第一绝缘层可以在形成第二绝缘层和其他覆盖结构期间用作氢扩散阻挡层。 以这种方式，可以降低电介质的劣化。 讨论装置和制造方法。

公开(公告)号：KR1020030025497A

公开(公告)日：2003-03-29

申请号：KR1020010058560

申请日：2001-09-21

Applicant: 삼성전자주식회사

Inventor： 안형근

IPC: H01L27/105

CPC classification number: H01L27/11502 ,  H01L27/11507 ,  H01L28/55

Abstract: PURPOSE: A ferroelectric memory device and a fabricating method thereof are provided to prevent the degradation of a ferroelectric characteristic of a ferroelectric layer in an etching process which is performed on an upper electrode of a capacitor. CONSTITUTION: Two or more capacitor patterns including a lower electrode(33), a ferroelectric layer(35), and an upper electrode(37) connected with a contact plug(25) penetrating an interlayer dielectric(23) are formed on a substrate. An insulating layer pattern is formed to cover each sidewall of the lower electrodes(33) of the capacitor patterns and expose an upper surface of an upper electrode. A conductive layer and an oxygen barrier layer are formed on the capacitor patterns. A plate line is formed by patterning the conductive layer and the oxygen barrier layer. A spacer(83) for oxygen barrier is formed on a sidewall of the plate line. A thermal process for the substrate is performed.

Abstract translation: 目的：提供一种强电介质存储器件及其制造方法，以防止在对电容器的上部电极进行的蚀刻工艺中铁电体层的铁电特性的劣化。 构成：在基板上形成包括下部电极（33），铁电体层（35）和与穿过层间电介质（23）的接触插塞（25）连接的上部电极（37））的两个以上的电容器图案。 形成绝缘层图案以覆盖电容器图案的下电极（33）的每个侧壁并暴露上电极的上表面。 在电容器图案上形成导电层和氧阻隔层。 通过图案化导电层和氧阻隔层来形成板线。 用于氧阻隔的间隔物（83）形成在板线的侧壁上。 进行基板的热处理。

公开(公告)号：KR1020030013587A

公开(公告)日：2003-02-15

申请号：KR1020010047667

申请日：2001-08-08

Applicant: 삼성전자주식회사

Inventor： 이규만 ,  이용탁 ,  안형근

IPC: H01L27/105

CPC classification number: H01L27/11502 ,  G11C11/22 ,  H01L27/11507 ,  H01L28/57

Abstract: PURPOSE: A ferroelectric memory device is provided to recover ferroelectric deterioration of a capacitor ferroelectric layer by performing a post-treatment process, and to prevent an operation error caused by an increase of contact interfacial resistance of the ferroelectric memory device by avoiding oxidation of an adhesive layer pattern between a capacitor lower electrode and a contact plug. CONSTITUTION: The ferroelectric memory device has a cell capacitor pattern in which the adhesive layer pattern(30), a lower electrode, a ferroelectric layer pattern(50) and an upper electrode(60) are sequentially formed. An oxygen barrier pattern(70) is so formed to cover only the sidewall of the cell capacitor pattern under the interface between the lower electrode and the ferroelectric layer pattern.

Abstract translation: 目的：提供一种强电介质存储装置，通过进行后处理工艺来回收电容器铁电层的铁电劣化，并且通过避免粘合剂的氧化来防止强电介质存储装置的接触界面电阻增加引起的操作误差 电容器下电极和接触插头之间的层图案。 构成：铁电存储元件具有依次形成粘接层图案（30），下电极，铁电层图案（50）和上电极（60）的电池电容图案。 氧阻挡图案（70）被形成为仅覆盖在下电极和铁电层图案之间的界面下的电池电容器图案的侧壁。

公开(公告)号：KR1019980075802A

公开(公告)日：1998-11-16

申请号：KR1019970012123

申请日：1997-04-02

Applicant: 삼성전자주식회사

Inventor： 안형근 ,  권순구

IPC: H01L23/58

Abstract: 본 발명은 EMI 노이즈 발생 방지를 위한 반도체 장치의 레이아웃에 관한 것으로, 복수의 셀과, 상기 복수의 셀을 그라운드 단자에 연결시키는 복수의 그라운드 라인을 포함한다. 이 때, 상기 복수의 그라운드 라인은 상기 복수의 셀과 제 1 방향으로 연결되는 복수의 제 1 그라운드 라인과, 상기 복수의 제 1 그라운드 라인과 제 2 방향으로 연결되는 복수의 제 2 그라운드 라인을 포함한다. 이와 같은 장치에 의해서, 전류 루프를 최소화할 수 있고, 반도체 칩 내부로부터의 EMI 노이즈 발생을 방지할 수 있으며, 셋 ESD 현상을 줄일 수 있다.