公开(公告)号：KR1019980060728A

公开(公告)日：1998-10-07

申请号：KR1019960080094

申请日：1996-12-31

Applicant: 삼성전자주식회사

Inventor： 하정민 ,  조학주

IPC: H01L21/28

Abstract: 게이트 도전층의 산화를 방지하고 게이트 산화막의 손상을 회복시킬 수 있는 반도체장치의 게이트전극 형성방법에 관하여 개시하고 있다. 이를 위하여 본 발명은 반도체 기판 상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상에 제1 도전층을 형성하는 단계와, 상기 제1 도전층의 상부에 장벽층을 형성하는 단계와, 상기 장벽층의 상부에 제2 도전층을 형성하는 단계와, 상기 제2 도전층의 상부에 제1 절연층 패턴을 형성하는 단계와, 상기 제1 절연층을 식각마스크로 패터닝을 진행하여 게이트전극을 형성하는 단계와, 상기 게이트전극이 패터닝된 결과물 상에 산화공정을 진행하여 제2 절연층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법을 제공한다. 따라서, 게이트전극의 도전물질로서 내산화성이 강한 산화금속을 사용함으로써 게이트전극의 형태 불량 및 게이트전극의 면저항의 증가를 방지할 수 있다.

公开(公告)号：KR1019980026823A

公开(公告)日：1998-07-15

申请号：KR1019960045388

申请日：1996-10-11

Applicant: 삼성전자주식회사

Inventor： 이병택 ,  조학주 ,  황철성

IPC: H01L27/108

Abstract: 본 발명은 반도체장치의 커패시터 및 그 제조방법에 관해 개시한다. 특히, 커패시터의 산소확산장벽층의 측면 산화를 방지하는 방법에 관한 것으로서 이를 위해 측면에 스페이서를 형성한다. 상기 스페이서로서 엘(L)형 스페이서를 형성하는 방법과 스페이서의 스텝커버리지를 개선시키는 방법이 개시된다. 또한, 스페이서를 형성한 후 유전막과 상부전극을 형성하기 전에 스토리지 노드사이를 절연막으로 채우는 방법도 개시된다.
이러한 방법에 따르면, 산소 확산 방지층의 측면이 산화되는 단점을 해결하여 콘택불량을 막을 수 있으므로 고 집적화에서도 커패시터를 안정적으로 동작할 수 있다.

公开(公告)号：KR1019970018004A

公开(公告)日：1997-04-30

申请号：KR1019950033003

申请日：1995-09-29

Applicant: 삼성전자주식회사

Inventor： 조학주

IPC: H01L21/205

Abstract: 본 발명은 LSCVD(liquid source chemical vapor deposition;액체 화학 기상 증착) 장치에 관한 것으로서, 특히 LSCVD 장치의 기화기(vaporizor)에 관한 것이다.
본 발명에 따른 반드체 기판에 소정의 소스를 증착하는 액체 화학 기상 증착 장치에 있어서, 액체로 용해된 액체 소스를 공급하는 다수의 액체 소스 공급관; 상기 다수의 액체 소스 공급관으로부터 각각 액체 소스를 유입하여 액체소스를 기화시키는 다수의 기화기; 상기 기화기에서 기화된 소스를 균일한 양으로 통과시키는 샤워헤드 및 상기 기화기에서 기화된 소스가 안정될 때까지 소스공급을 차단하는 셔터를 포함하는 것을 특징으로 한다.
상술한 바와 같이 본 발명에 따른 LSCVD 장치는 기화기에서 반응 챔버(150)까지의 거리를 근본적으로 단축시켰기 때문에 동작조건에 따라 민감하게 기화된 소스가 응축되는 현상을 방지한다.
또한, 샤터의 동작으로 초기에 안정되지 못한 기상 소스를 차단하는 효과를 제공한다.

公开(公告)号：KR101591944B1

公开(公告)日：2016-02-11

申请号：KR1020090041271

申请日：2009-05-12

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  조학주 ,  홍석훈 ,  현상진 ,  나훈주 ,  홍형석

IPC: H01L29/78

Abstract: 본발명은반도체소자및 반도체소자의형성방법을제공한다. 이소자는반도체기판, 반도체기판에배치된제1 웰영역, 제1 웰영역상에배치된제1 게이트전극, 및제1 웰영역과제1 게이트전극사이에개재된제1 N형케핑패턴, 제1 P형케핑패턴, 및제1 게이트절연패턴을포함한다.

公开(公告)号：KR1020130065226A

公开(公告)日：2013-06-19

申请号：KR1020110131994

申请日：2011-12-09

Applicant: 삼성전자주식회사

Inventor： 손양수 ,  문혜림 ,  조학주 ,  한정남 ,  홍준구

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/8244 ,  H01L27/11

CPC classification number: H01L27/1104 ,  H01L21/823462 ,  H01L27/0207 ,  H01L29/1037 ,  H01L29/401 ,  H01L29/517 ,  H01L29/7848 ,  H01L29/4232 ,  H01L29/66712 ,  H01L29/7802

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to improve electrical reliability by increasing an effective channel length of a gate by an active pattern which is more protruded than a device isolation pattern. CONSTITUTION: A substrate includes a first area receiving a low voltage and a second area receiving a high voltage. A gate insulating pattern and a sacrificial pattern have vertically stacked structures on the first and second areas. Interlayer insulating patterns(30) are formed between the structures. The sacrificial patterns of the first and second areas are removed. A gate insulating pattern(42) of the first area is removed. A gate insulating film is formed on a gate insulating pattern(46) of the second area, the substrate of the first area, and the interlayer insulating patterns. A conductive film is formed on the gate insulating film. [Reference numerals] (AA) First area; (BB) Second area

Abstract translation: 目的：提供半导体器件及其制造方法，以通过比器件隔离图案更突出的有源图案增加栅极的有效沟道长度来提高电可靠性。 构成：衬底包括接收低电压的第一区域和接收高电压的第二区域。 栅极绝缘图案和牺牲图案在第一和第二区域上具有垂直堆叠的结构。 在结构之间形成层间绝缘图案（30）。 去除第一和第二区域的牺牲图案。 去除第一区域的栅极绝缘图案（42）。 在第二区域的栅极绝缘图案（46），第一区域的基板和层间绝缘图案上形成栅极绝缘膜。 在栅极绝缘膜上形成导电膜。 （附图标记）（AA）第一区域; （BB）第二区

公开(公告)号：KR1020100090952A

公开(公告)日：2010-08-18

申请号：KR1020090010200

申请日：2009-02-09

Applicant: 삼성전자주식회사

Inventor： 나훈주 ,  신유균 ,  박홍배 ,  조학주 ,  홍석훈 ,  현상진 ,  홍형석

IPC: H01L21/336

CPC classification number: H01L21/823828 ,  H01L21/28185 ,  H01L21/28194 ,  H01L21/32133 ,  H01L21/324 ,  H01L21/823437 ,  H01L21/823842 ,  H01L21/823857 ,  H01L27/0922 ,  H01L29/51 ,  H01L29/517 ,  H01L29/518 ,  H01L21/3205

Abstract: PURPOSE: A method for manufacturing a dual gate semiconductor device is provided to regulate threshold voltages of elements with each gate by regulating the work function of the dual gate. CONSTITUTION: A gate insulating film(113, 116), a first capping layer, and a barrier layer are successively formed on a substrate. The first capping layer and the barrier layer in a first region(R1) are eliminated to expose the gate insulating film in the first region. A second capping layer is formed on the upper side of the gate insulating film on the first region and on the upper side of a barrier layer in the second region. The substrate with the second capping layer is thermally treated. Materials included in the first capping layer and the second capping layer are diffused into the gate insulating film in the first region and the gate insulating film in the second region.

Abstract translation: 目的：提供一种用于制造双栅极半导体器件的方法，通过调节双栅极的功能来调节每个栅极元件的阈值电压。 构成：在衬底上依次形成栅极绝缘膜（113,116），第一覆盖层和阻挡层。 消除第一区域（R1）中的第一覆盖层和阻挡层，以暴露第一区域中的栅极绝缘膜。 第二覆盖层形成在第二区域的第一区域上的栅极绝缘膜的上侧和阻挡层的上侧上。 具有第二盖层的基板被热处理。 包含在第一覆盖层和第二覆盖层中的材料扩散到第一区域中的栅极绝缘膜和第二区域中的栅极绝缘膜。

公开(公告)号：KR1020100079936A

公开(公告)日：2010-07-08

申请号：KR1020080138534

申请日：2008-12-31

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  조학주 ,  홍석훈 ,  현상진 ,  나훈주 ,  홍형석

IPC: H01L21/8238

CPC classification number: H01L21/823842 ,  H01L21/82385

Abstract: PURPOSE: A manufacturing method of the dual gate semiconductor device controls the work function of the electrode material of the PMOS transistor and NMOS transistor. The threshold voltage is controlled. CONSTITUTION: A semiconductor substrate(100) comprises the first area and the second part. The gate dielectric layer(112) is formed on the semiconductor substrate. First metallic conductive layers and the second metallic conductive layer(116) are formed on the gate dielectric layer. The ion implantation of the first substance operates in the first metallic conductive layer of the first area. The second metallic conductive layer of the first area is removed.

Abstract translation: 目的：双栅极半导体器件的制造方法控制PMOS晶体管和NMOS晶体管的电极材料的功函数。 阈值电压被控制。 构成：半导体衬底（100）包括第一区域和第二部分。 栅电介质层（112）形成在半导体衬底上。 第一金属导电层和第二金属导电层（116）形成在栅极电介质层上。 第一物质的离子注入在第一区域的第一金属导电层中操作。 去除第一区域的第二金属导电层。

公开(公告)号：KR1020090081346A

公开(公告)日：2009-07-28

申请号：KR1020090006014

申请日：2009-01-23

Applicant: 삼성전자주식회사 ,  엥떼르위니베르시테르 미크로엘렉트로니카 쌍트륌 베제드두블르베

Inventor： 조학주 ,  벨로소아나벨라 ,  유홍유 ,  쿠비세크스테판 ,  장슈젠

IPC: H01L21/336

Abstract: Provided are a semiconductor device with a high-k material, a single metal gate electrode and a gate dielectric including dielectric capping layers and a manufacturing method thereof. A method for manufacturing a dual-work function semiconductor device comprises the following steps of: forming a first gate stack having a gate dielectric and a gate electrode with a first valid work function; and forming a second gate stack having the gate dielectric and the gate electrode with a second valid work function. A method for forming the gate dielectric and the gate electrode comprises the following steps of: forming a host dielectric(1) on a first region and a second region of a substrate; selectively forming a first dielectric capping layer(2) on the second region; forming a second dielectric capping layer(3) on the first dielectric capping layer; and forming the gate electrode including a metal layer(4) contacted with the second dielectric capping layer.

Abstract translation: 提供具有高k材料的半导体器件，单金属栅极电极和包括介电覆盖层的栅极电介质及其制造方法。 一种用于制造双功能半导体器件的方法，包括以下步骤：形成具有第一有效功能的具有栅极电介质和栅电极的第一栅极堆叠; 以及形成具有第二有效功能的具有栅极电介质和栅电极的第二栅极叠层。 一种用于形成栅极电介质和栅电极的方法包括以下步骤：在衬底的第一区域和第二区域上形成主电介质（1）; 在所述第二区域上选择性地形成第一介电覆盖层（2） 在所述第一介电覆盖层上形成第二电介质覆盖层（3）; 以及形成包括与所述第二介电顶盖层接触的金属层（4）的所述栅电极。

公开(公告)号：KR100706244B1

公开(公告)日：2007-04-11

申请号：KR1020050029068

申请日：2005-04-07

Applicant: 삼성전자주식회사

Inventor： 이혜란 ,  신유균 ,  강상범 ,  조학주 ,  박성건 ,  전택수

IPC: H01L29/78

CPC classification number: H01L21/823842 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/823807 ,  H01L21/823828 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/518 ,  H01L29/78

Abstract: 본 발명은 엔형 트랜지스터 및 피형 트랜지스터를 포함하는 반도체 장치에 관련된 것으로서, 집적회로의 소형화에 따른 적절한 게이트 구조를 개시한다. 본 발명에 따르면, 주변회로 영역의 피형 트랜지스터는 게이트 절연막과 접하는 금속층을 포함하고 셀 영역 및 주변회로 영역의 엔형 트랜지스터는 게이트 절연막과 접하는 폴리실리콘층을 포함한다.
씨모스, 일함수, 문턱전압, 금속 게이트, 폴리실리콘

Abstract translation: 本发明涉及一种包括圆形晶体管和待成形晶体管的半导体器件，并且公开了用于集成电路小型化的适当的栅极结构。 根据本发明，要在外围电路区域中处理的晶体管包括与栅极绝缘膜接触的金属层，并且单元区域和外围电路区域中的晶体管包括与栅极绝缘膜接触的多晶硅层。

公开(公告)号：KR100596487B1

公开(公告)日：2006-07-04

申请号：KR1020050030179

申请日：2005-04-12

Applicant: 삼성전자주식회사

Inventor： 조학주 ,  전택수 ,  이혜란 ,  신유균 ,  강상범

IPC: H01L21/336

Abstract: 금속 물질을 게이트 패턴으로 포함하는 반도체 장치 및 그 제조 방법에서, 제1 불순물 영역과 제2 불순물 영역을 갖는 반도체 기판 상에 게이트 절연막과 제1 두께를 갖는 금속막을 순차적으로 형성한 후, 상기 금속막의 일부를 제거하여 상기 제2 불순물 영역 상부에 상기 제1 두께보다 얇은 제2 두께를 갖는 예비 패턴을 형성한다. 이어서, 상기 예비 패턴을 갖는 결과물 상에 폴리 실리콘막을 형성한 후, 상기 예비 패턴과 폴리 실리콘막을 반응시켜 상기 예비 패턴을 금속 실리사이드막으로 형성한다. 그리고, 패터닝을 수행함으로서 제1 불순물 영역 상부에는 금속막 패턴을 포함하는 제1 게이트 패턴을 형성하고, 제2 불순물 영역 상부에는 금속 실리사이드막 패턴을 포함하는 제2 게이트 패턴을 형성한다.

Abstract translation: 在半导体器件和制造方法包括：在金属材料作为栅图案，所述第一杂质区和所述第二再依次形成具有杂质区具有栅极绝缘膜和第一厚度，所述金属膜的金属膜的半导体基板上 去除由所述第二杂质区和上部的部分形成具有第二厚度比所述第一厚度薄的预图案。 然后，在形成在具有初步图案所得的多晶硅膜之后，通过预图案作为多晶硅膜反应以形成金属硅化物膜的所述预图案。 然后，上部第一栅上面的第一杂质区，以及形成图案，包括的金属膜图案的第二杂质区是通过执行包括金属硅化物膜的图案的第二栅极图案的图案化而形成。