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公开(公告)号：KR101081452B1
公开(公告)日：2011-11-09
申请号：KR1020080034310
申请日：2008-04-14
Applicant: 한국전자통신연구원
CPC classification number: H03G3/3052 , H03G3/3042
Abstract: 본발명에따른통신시스템의자동이득제어방법은, 제 1 송수신기및 제 2 송수신기사이의통신거리를측정하는단계, 및상기측정된통신거리에따라상기제 1 및제 2 송수신기들각각의송수신단의이득값을제어하는단계를포함한다.
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公开(公告)号：KR1020100117339A
公开(公告)日：2010-11-03
申请号：KR1020090036029
申请日：2009-04-24
Applicant: 한국전자통신연구원
CPC classification number: H03L7/16 , H03L7/095 , H03L7/099 , H03L7/103 , H03L2207/50
Abstract: PURPOSE: A digital lock detection apparatus and a frequency synthesizer having the same are provided to detect the lock state in the digital PLL by using a simple delay circuit and a comparator circuit. CONSTITUTION: A comparison unit(210) is inputted with a plurality of control bits. The comparator outputs a bit signal including the bit information on the locking state of the control bits. A delay cell block(220) outputs one clock signal by combining one bit signal outputted from the comparator and a signal which is made by delaying the bit signal as much as the predetermined time.
Abstract translation: 目的：提供一种数字锁定检测装置和具有该锁定检测装置的频率合成器，以通过使用简单的延迟电路和比较器电路来检测数字PLL中的锁定状态。 构成：比较单元（210）输入多个控制位。 比较器输出包括关于控制位的锁定状态的位信息的位信号。 延迟单元块（220）通过组合从比较器输出的一位信号和通过将比特信号延迟多达预定时间而产生的信号来输出一个时钟信号。
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公开(公告)号：KR1020070030473A
公开(公告)日：2007-03-16
申请号：KR1020050085164
申请日：2005-09-13
Applicant: 한국전자통신연구원
IPC: G11C5/14
Abstract: 본 발명은 스타트업(start-up)모듈 및 이를 이용한 바이어스 전원공급장치에 관한 것으로, 기준전압발생기가 정상상태의 자체 동작전류를 생성하도록 하기 위해 기준전압발생기내 하이 임피던스의 특정 노드전압 값을 제공받아 기설정된 기준전압값 이상인지를 판별하는 판별부와 상기 판별부로부터 판별된 결과값에 따라 상기 특정 노드전압값을 낮추기 위해 구동전류값을 생성하는 전류구동부를 포함함으로써, 기준전압발생기의 동작점이 제로(zero)상태로 되는 것을 방지하고, 빠른 시간내에 정상상태를 유지할 수 있도록 한다. 아울러 본 발명은 전력 소모가 적을 뿐만 아니라 단순한 회로구성과 저전압 동작이 가능하여 낮은 공급전원 시스템에도 적용할 수 있는 효과가 있다.
바이어스 전원공급장치, 밴드갭 기준전압발생기, 스타트업모듈, 판별부, 전류구동부-
公开(公告)号：KR1020060068593A
公开(公告)日：2006-06-21
申请号：KR1020040107322
申请日：2004-12-16
Applicant: 한국전자통신연구원
CPC classification number: H03L7/187 , H03B2200/0058 , H03L7/0891 , H03L7/093 , H03L7/097 , H03L7/099
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 전압 제어 발진 장치 및 그를 이용한 튜닝 시스템에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 종래의 전압 제어 발진 장치와 달리 발진을 일으키기 위하여 고정된 차동 입력 전압을 인가하지 않고 두개의 수동 저항과 능동 저항(제 1 트랜스컨덕터로 구현)으로 구성된 입력전압 생성수단을 통해 트랜스컨덕턴스 제어신호(Vc)에 따라 가변 가능한 차동 DC(direct current) 입력 전압을 생성하고 이를 제 2 트랜스컨덕터로 인가되도록 함으로써, 설계 환경 변화에 대한 영향이 최소화 되고 트랜스컨덕턴스(gm)가 고속으로 제어될 수 있는, 전압 제어 발진 장치 및 그를 이용한 튜닝 시스템을 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 전압 제어 발진 장치에 있어서, 외부로부터 입력받은 트랜스컨덕턴스 제어전압(Vc)에 따라 가변되는 두개의 차동 DC(direct current) 입력 전압(VH, VL)을 생성하기 위한 입력전압 생성수단; 상기 입력전압 생성수단에서 생성한 차동 DC 입력 전압(VH, VL)을 입력전압 선택 제어신호( )에 따라 선택하여 적분수단에 지속적으로 교차하여 인가하기 위한 입력전압 선택수단; 상기 트랜스컨덕턴스 제어전압(Vc)의 반전 신호와 상기 입력전압 선택수단으로부터 전달받은 차동 DC 입력 전압의 전압차(VH-VL)에 따라 차동 출력 전류를 발생시켜 충방전하기 위한 상기 적분수단; 및 상기 적분수단에서 충방전한 두개의 적분 전압을 비교·판단하여 입력전압 선택 제어신호( )를 상기 입력전압 선택수단과 외부기기로 출력하기 위한 제어신호 판별/출력수단을 포함함.
4. 발명의 중요한 용도
본 발명은 디지털 클럭발생기, 주파수 합성기, 및 필터 튜닝 장치 등에 이용됨.
트랜스컨덕터, 트랜스컨덕턴스(gm), 차동 DC 입력 전압 생성, 전압 제어 발진 장치, 튜닝 시스템, 클럭발생기, 능동 필터-
公开(公告)号：KR1020060061750A
公开(公告)日：2006-06-08
申请号：KR1020050033742
申请日：2005-04-22
Applicant: 한국전자통신연구원
CPC classification number: H03F1/223 , H03F1/0211 , H03F1/56 , H03F2200/555
Abstract: 본 발명은 고주파 특성을 저하시키지 않으면서 딥 서브마이크론 트랜지스터의 항복전압이 낮은 문제를 해결하여 전력이득 및 출력전력을 높이고, 입출력 정합상태 및 선형성을 저하시키지 않으면서 저출력 모드에서의 효율성을 증가시킬 수 있는 전력 증폭기를 제공하기 위한 것으로, 이를 위해 본 발명에서는 입력신호를 입력받아 증폭하는 제1 트랜지스터와, 상기 제1 트랜지스터와 직렬접속되어 직류 바이어스 전압에 의해 동작되는 제2 트랜지스터로 이루어진 캐스코드와, 상기 캐스코드와 출력단 사이에 접속되어 동적 바이어스에 의해 동작되며, 상기 제2 트랜지스터를 통해 전달된 신호를 재증폭하여 상기 출력단으로 출력하는 제3 트랜지스터와, 상기 출력단과 접지전압원 사이에 직렬접속된 제1 및 제2 캐패시터로 이루어지며, 상기 제1 및 제2 캐패시터를 통해 상기 출력단으로 출력되는 출력신호를 분배하여 상기 제3 트랜지스터의 게이트로 상기 동적 바이어스를 공급하는 전압 분배부를 포함하는 전력 증폭기를 제공한다.
전력 증폭기, 삼중 캐스코드, 동적 바이어스Abstract translation: 本发明可以提高效率，如果增加功率增益和输出功率击穿和电压是正确的低的问题在不降低高频特性站在深亚微米晶体管，降低输入和输出匹配状态和线性站在低功率模式， 共射共基放大器电路，其包括接收并放大输入信号的第一晶体管和与所述第一晶体管串联连接且由DC偏置电压操作的第二晶体管; 所述级联和被连接在输出端子由一个动态偏置，所述第三晶体管之间串联连接的操作，以重新扩增通过第二输出晶体管传递到所述输出端子，输出端子和地电压源，所述的信号之间 1和第二电容器，以及第一和第二 并通过面板电容器分发的输出信号被输出到输出端子到第三晶体管的栅极提供了包含电压分配单元，用于提供动态偏置的功率放大器。
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Patent Agency Ranking
公开(公告)号：KR100501901B1
公开(公告)日：2005-07-25
申请号：KR1020020083234
申请日：2002-12-24
Applicant: 한국전자통신연구원
IPC: H03G3/00
Abstract: 본 발명의 가변 이득 증폭기는, 이득 특성은 지수함수 특성을 갖고, 증폭기의 이득이 입력 제어 전압에 따라 연속적으로 가변하는 특성을 갖도록 하며, 회로의 단순화를 통한 저면적화와, 회로의 구조적 개선을 통한 고 선형성 및 저잡음화의 특성을 얻을 수 있는 가변 이득 증폭기를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 외부 제어 전압을 인가받고, 상기 외부 제어 전압을 변환한 후, 복수개의 단계로 분배하며, 분배된 복수개의 단계 전압을 복수개의 내부 제어 신호로서 출력하는 제어 신호 발생부; 상기 복수개의 내부 제어 신호를 입력받고, 상기 복수개의 내부 제어 신호에 따라 가변적인 저항값을 제공하는 가변저항부; 및 W/L이 서로 다른 병렬 쌍 결합 차동 증폭기를 내부에 구비하고, 상기 가변저항부가 제공하는 저항값에 따라 비반전 신호 및 반전 신호의 차동 성분을 증폭하는 차동 증폭부를 포함한다.-
公开(公告)号：KR1020050057715A
公开(公告)日：2005-06-16
申请号：KR1020030089375
申请日：2003-12-10
Applicant: 한국전자통신연구원
IPC: H03F1/26
Abstract: 본 발명은 고주파(RF) 신호의 증폭 대역을 가변시킬 수 있는 저잡음 증폭기에 관한 것으로, 입력포트에 접속되며 제 1 제어신호에 의해 변화되는 인덕턴스에 따라 소정의 캐패시턴스를 갖는 입력 매칭 네트워크, 상기 입력 매칭 네트워크의 출력단에 게이트가 연결된 제 1 트랜지스터, 상기 제 1 트랜지스터의 소스 및 접지 간에 접속되며, 제 2 제어신호에 따라 인덕턴스가 변화되는 소스 디제네레이션 인덕터, 상기 제 1 트랜지스터의 드레인에 소스가 접속되며, 게이트로 인가되는 바이어스에 의해 동작되는 제 2 트랜지스터, 전원전압 및 상기 제 2 트랜지스터의 드레인 간에 접속되며, 제 3 제어신호에 의해 변화되는 임피던스에 따라 공진 대역의 신호를 출력포트로 출력하는 출력 매칭 네트워크를 포함한다. 제어신호를 이용하여 가변 인덕터의 인덕턴스를 변화시키므로 입력 매칭과 출력 매칭을 조정하여 원하는 대역의 고주파 신호를 증폭하여 출력할 수 있다.
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公开(公告)号：KR100444179B1
公开(公告)日：2004-08-09
申请号：KR1020020002493
申请日：2002-01-16
Applicant: 한국전자통신연구원
IPC: H03H11/32
CPC classification number: H03D7/1441 , H03B5/1209 , H03B5/1228 , H03D2200/0023 , H03D2200/0043 , H03D2200/009
Abstract: The present invention relates to a local oscillator balun using an inverting circuit. The local oscillator balun using an inverting circuit comprises a complementary output converting circuit for amplifying a weak signal as a single signal from a local oscillator to produce two signals; a differential amplification circuit for producing two signals having a given amplitude from the two signals of said complementary output converting circuit; and an inverting circuit for inverting the two signals of the differential amplification circuit. Thus, a complementary signal having the maximum amplification and small phase difference can be produced. Therefore, the present invention can implement the maximum gain and small local oscillating leakage of the frequency mixer in a Gilbert type high frequency double balance frequency mixer.
Abstract translation: 本发明涉及一种使用反相电路的本地振荡器巴伦。 使用反相电路的本地振荡器巴伦包括互补输出转换电路，用于将来自本地振荡器的弱信号放大为单个信号以产生两个信号; 差分放大电路，用于从所述互补输出转换电路的两个信号中产生具有给定幅度的两个信号; 以及用于反相差分放大电路的两个信号的反相电路。 因此，可以产生具有最大放大率和小相位差的互补信号。 因此，本发明可以实现吉尔伯特型高频双平衡混频器中混频器的最大增益和小的本地振荡泄漏。
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公开(公告)号：KR1020040054439A
公开(公告)日：2004-06-25
申请号：KR1020020081477
申请日：2002-12-18
Applicant: 한국전자통신연구원
IPC: H03K3/027
CPC classification number: H03K3/356104 , H03K3/012 , H03K23/667
Abstract: PURPOSE: A flipflop using complementary clocking and a prescaler using the same are provided to improve the current driving capacity by using the complementary relation between an NMOS transistor and a PMOS transistor. CONSTITUTION: A first p-type transistor(mp11) is connected between a supply voltage supply unit and the first node to receive data. A second p-type transistor(mp12) is connected between the first and the second nodes to receive the first clock. A first n-type transistor(mn11) is connected between the second node and the ground to receive the data. A third p-type transistor(mp13) is connected between the supply voltage supply unit and the third node. A second n-type transistor(mn12) is connected between the third and the fourth nodes to receive the first clock. A third n-type transistor(mn13) is connected between the fourth node and the ground. A fourth p-type transistor(mp14) is connected between the supply voltage supply unit and an output terminal. A fourth n-type transistor(mn14) is connected between the output terminal and the ground to receive the second clock. A fifth n-type transistor is connected between the first and the second nodes to receive the second clock. A fifth p-type transistor is connected between the third and the fourth nodes to receive the second clock.
Abstract translation: 目的：提供使用互补时钟的触发器和使用其的预分频器，以通过使用NMOS晶体管和PMOS晶体管之间的互补关系来提高电流驱动能力。 构成：第一个p型晶体管（mp11）连接在电源电压单元和第一个节点之间以接收数据。 第二p型晶体管（mp12）连接在第一和第二节点之间以接收第一时钟。 第一n型晶体管（mn11）连接在第二节点和地之间以接收数据。 第三p型晶体管（mp13）连接在电源电压单元和第三节点之间。 第二n型晶体管（mn12）连接在第三和第四节点之间以接收第一时钟。 第三n型晶体管（mn13）连接在第四节点和地之间。 第四个P型晶体管（mp14）连接在电源电压单元和输出端子之间。 第四n型晶体管（mn14）连接在输出端和地之间以接收第二时钟。 第五n型晶体管连接在第一和第二节点之间以接收第二时钟。 第五个p型晶体管连接在第三和第四个节点之间以接收第二个时钟。
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公开(公告)号：KR1020040052174A
公开(公告)日：2004-06-19
申请号：KR1020020079924
申请日：2002-12-14
Applicant: 한국전자통신연구원
IPC: H04L27/26
CPC classification number: H04L27/365 , H03C3/40
Abstract: PURPOSE: A quadrature modulation transmitter is provided to reduce the power consumption and to overcome the mismatch problem in comparison with a heterodyne type transmitter or a digital IF type transmitter. CONSTITUTION: A quadrature modulation transmitter includes a digital processing block(410) and an analog processing block(420). The digital processing block(410) receives an I channel data, a Q channel data and a clock signal, modulates the I channel data or the inverse data of the I channel data into a first analog signal through the I channel DAC in response to the I clock signal and modulates the Q channel data or the inverse data of the Q channel data into a second analog signal through the Q channel DAC in response to the switching of the Q clock signal. And, the analog processing block(420) receives the first and the second analog signals from the digital processing block(410), adds the first analog signal to the second analog signal, transfers the added signal to the RF signal region through the combining process and transmits the transferred signal with amplifying the transferred signal.
Abstract translation: 目的：与外差式发射机或数字IF型发射机相比，提供了一种正交调制发射机，以减少功耗并克服失配问题。 构成：正交调制发射机包括数字处理块（410）和模拟处理块（420）。 数字处理块（410）接收I通道数据，Q通道数据和时钟信号，响应于I通道DAC，通过I通道DAC将I通道数据或I通道数据的反相数据调制成第一模拟信号 I时钟信号，并且响应于Q时钟信号的切换，通过Q通道DAC将Q通道数据或Q通道数据的反相数据调制成第二模拟信号。 并且，模拟处理块（420）从数字处理块（410）接收第一模拟信号和第二模拟信号，将第一模拟信号与第二模拟信号相加，通过组合处理将相加的信号传送到RF信号区域 并且通过放大所传送的信号来发送传送的信号。
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