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公开(公告)号：KR1019970054025A
公开(公告)日：1997-07-31
申请号：KR1019950053665
申请日：1995-12-21
Applicant: 한국전자통신연구원
IPC: H01L27/108
Abstract: 본 발명은 저장 커패시터가 전달 게이트의 아래에 형성된 DRAM 셀의 구조 및 그 제조방법에 관한 것으로서, 그 특징은 DRAM 셀의구조에 잇어서, 전달 게이트로서 SOI 트랜지스터를 채택하며, 저장 전극이 전달게이트의 소오스의 아래에 위치하며, 유전막이 저장 전극의 아래에 위치하며, 판전극이 유전막의 아래에 유ㅣ치하는데에 있으며, 그 다른 특징은 DRAM 셀의 제조방법에 있어서, 규소기판의 위에 저압화학기상증착에 의하여 소정의 두께의 다결정 규소를 증착하는 제1과정과, 제1전극을 소정의 두께로 형성시키는 제2과정과, 소정의 두께의 유전박막을 형성시키는 제3과정과, 규소로 된 제1웨이퍼 표면을 평탄하게 만드는 제9과정과, 표면이 평탄하고 제3전극이 노출된 제1웨이퍼와 제2웨이퍼를 접착시키는 제10과정과, SOI 규소층을 소정의 두께가 되도록 하는 제11과정과, 상기 SOI 규소층에 전달 게이트 트랜지스터 영역을 형성시키는 제12과정과, 열확산로에서 소정의 두께의 게이트 산화막을 형성시키는 제13과정과, 다결정 규소 혹은 폴리사이드를 소정의 두께로 증착하는 제14과정과, 웨드선을 형성하는 제15과정과, 상기 제2웨이퍼 위에 규소 산화막을 증착시키는 제16과정과, 드레인에 비트선이 접촉하는 접촉구멍을 형성하는 제17과정과, 상기 접촉구멍을 메워 소정의 두께의 제4전극을 만드는 제18과정 및 비트선을 형성하는 제17과정과, 상기 접촉구멍을 메워 소정의 두께의 제4전극을 만드는 제18과정 및 비트선을 형성하는 제19과정을 포함하는 데에 있으므로, 본 발명은 커패시터를 전달 게이트의 하부 영역에 배치하여 좁은 DRAM셀 면적에 전달 게이트와 커패시터를 집적화할 수 있다는데에 그 효과가 다.
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公开(公告)号：KR1019950005463B1
公开(公告)日：1995-05-24
申请号：KR1019920011456
申请日：1992-06-29
Applicant: 한국전자통신연구원
IPC: H01L27/06
CPC classification number: H01L27/0828
Abstract: The ECL semiconductor device includes an N epitaxial layer (230) formed on a P-type wafer to form the emitters (136,142) of switching transistor pair (124, 126) and the collectors (144,152) of transistors (128,150), at least three P-type regions (134,140,146,154) formed in the layer (230) to form the bases of the transistors, and at least three N-type regions (132,138,148,156) formed in the regions (134,140,146,154) to form the collectors of the switching transistor pair (124,126) and the emitters of the transistors (128,150), thereby forming a CML (current mode logic) element having the switching transistor pair (124,126) and the constant source transistor (128), and a ECL element having the transistor (150) to improve the integration.
Abstract translation: ECL半导体器件包括形成在P型晶片上的N外延层（230），以形成晶体管对（124,126）和晶体管（128,150）的集电极（144,152）的发射极（136,142），至少三个 形成在层（230）中以形成晶体管的基极的P型区域（134,140,146,154）以及形成在区域（134,140,146,154）中的至少三个N型区域（132,138,148,156）以形成开关晶体管对的集电极 124,126）和晶体管（128,150）的发射极，从而形成具有开关晶体管对（124,126）和恒流源晶体管（128）的CML（电流模式逻辑）元件，以及具有晶体管（150）的ECL元件 改善整合。
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公开(公告)号：KR1019950003917A
公开(公告)日：1995-02-17
申请号：KR1019930012753
申请日：1993-07-07
Applicant: 한국전자통신연구원
IPC: G03F7/00
Abstract: 다이나믹 램의 계속적인 고밀도화 추세에 따라 평면구조의 다이나믹 셀 구조는 그 한계점에 이르러 새로운 수직구조형 DRAM Cell의 개발이 요구되는데, 본 발명은 집적도면에서 우수한 수직구조의 바이폴라 다이나믹 램 셀 제조방법에 관한 것으로 종래의 바이폴라 다이나믹 램 셀 제조공정은 워드라인용 폴리실리콘 막 형성과 평탄화 공정에서 감광막 에치백(etch-bacl)공정시 감광막 도포공정이 패턴간격 및 외형비(aspect ration)등에 영향을 받고 워드라인 폴리실리콘막과 기억 폴리실리콘막간의 전기적 격리공정 및 콜렉터 영역의 자기매립 접촉 형성공정에서 과도한 열처리가 워드라인 폴리실리콘을 통한 베이스영역에의 도핑 조절을 어렵게 하고 콜렉터위의 질화막에 스트레스를 유발시켜 콜렉터 측면이 산화되어 콜렉터 영역이 좁아져서 생산성이 저하 므로 폴리실리콘의 폴리쉬(polish) 공정을 사용하여 워드라인 형성 공정과 평탄화 공정을 간편화하고 워드라인과 기억폴리실리콘간의 전기적 격리 및 콜렉터 영역에서의 자기매립 접촉영역 형성공정의 여유도와 균일성을 향상시켜 수직구조의 바이폴라 다이나믹 램 셀 제작의 생산성을 높인다.
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公开(公告)号：KR1019940002835B1
公开(公告)日：1994-04-04
申请号：KR1019910006167
申请日：1991-04-17
Applicant: 한국전자통신연구원
IPC: H01L27/10
CPC classification number: H01L27/10864 , H01L21/76235 , H01L27/10841 , H01L29/66909 , H01L29/8083
Abstract: The structure is characterized by active regions, of the transistor, which are of the island form consisting of field oxides formed on the trench of the transistor. The drain region (16) and the word line (10) are insulated by the space (5a) and the gate is directly connected to the word line. The electrode for storing the capacitor is formed on the drain region and then the dielectric film and the plate contact are formed on the electrode. The JFET transistor and the storage capacitor are connected perpendicular to each other.
Abstract translation: 该结构的特征在于晶体管的有源区，其是由形成在晶体管的沟槽上的场氧化物构成的岛状。 漏极区域（16）和字线（10）被空间（5a）绝缘，栅极直接连接到字线。 用于存储电容器的电极形成在漏极区域上，然后在电极上形成电介质膜和板接触。 JFET晶体管和存储电容器彼此垂直连接。
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公开(公告)号：KR1019940000149B1
公开(公告)日：1994-01-07
申请号：KR1019900018074
申请日：1990-11-09
Applicant: 한국전자통신연구원
IPC: G11C11/409
Abstract: The device includes three NMOS transistors (MN1,MN2,MN3) and two PMOS transistors (MP6,MP7), a 1st amplifying means for amplifying the difference voltage of a nodes (1)(2) by the 1st sensing signal (PSN1) of the low edge, a 2nd amplifying means for amplifying the difference voltage of the two nodes(1)(2) by the 2nd sensing signal (PSP1) of the low edge, a 3rd amplifying means for amplifying the difference voltage of two nodes (4)(5) by the 3rd sensing signal (PSN2) of the low edge, a 4th amplifying means for amplifying the difference voltage of the two nodes(4)(5) by the 4th sensing signal (PSP2) of the low edge, This method improves the sensitivity of the differential amplifier and, the sensing speed is within the 3nd.
Abstract translation: 该装置包括三个NMOS晶体管（MN1，MN2，MN3）和两个PMOS晶体管（MP6，MP7），第一放大装置，用于通过第一感测信号（PSN1）放大节点（1）（2）的差分电压 低边缘，用于通过低边缘的第二感测信号（PSP1）放大两个节点（1）（2）的差分电压的第二放大装置，用于放大两个节点（4）的差分电压的第三放大装置 ）（5）通过低边缘的第三感测信号（PSN2），第四放大装置，用于通过低边缘的第四感测信号（PSP2）放大两个节点（4）（5）的差分电压。 方法提高了差分放大器的灵敏度，感测速度在3号以内。
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公开(公告)号：KR1019930010985B1
公开(公告)日：1993-11-18
申请号：KR1019900021831
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: H01L21/70
Abstract: The isolation using various local poly oxides is prepared by: depositing 10-100 nm thick oxide film (12) on a substrate (11); depositing 50-200 nm thick 1st polysilicon layer (13); depositing 100-200 m thick nitride film (14); forming a photosensitive film (15); forming nitride film pattern by photoresist process; implanting channel-stopping impurities (IE13-IE15), depositing and oxidizing 2nd polysilicon film (16) to form poly oxide film (17); etch-backing the poly oxide film to the part of nitride film (14); removing the nitride film (14) and 1st polysilicon oxide film (12) in order to form oxide (19) for device isolation.
Abstract translation: 使用各种局部多氧化物的隔离是通过：在衬底（11）上沉积10-100nm厚的氧化膜（12）; 沉积50-200nm厚的第一多晶硅层（13）; 沉积100-200μm厚的氮化物膜（14）; 形成感光膜（15）; 通过光刻胶工艺形成氮化物膜图案; 注入通道停止杂质（IE13-IE15），沉积和氧化第二多晶硅膜（16）以形成多晶氧化膜（17）; 将多晶氧化物膜蚀刻到氮化物膜（14）的一部分上; 去除氮化物膜（14）和第一多晶硅氧化膜（12）以形成用于器件隔离的氧化物（19）。
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公开(公告)号：KR1019930008579B1
公开(公告)日：1993-09-09
申请号：KR1019900004604
申请日：1990-04-03
Applicant: 한국전자통신연구원
IPC: H01L27/108
Abstract: The method for increasing the capacitor surface comprises steps: (a) forming a transistor on a silicon substrate; (b) forming a polycide layer, depositing a LTO, etching the defined bit line region, and forming an oxide layer spacer to form a bit line; (c) forming a storage electrode contact region by forming a silicon nitride, and a 1st silicon oxide layers; (d) forming a 1st polysilicon, 2nd silicon oxide, a 2nd polysilicon, and a 3rd silicon oxide layers in sequence; (e) etching them after defining the column type isolation region; (f) connecting a 1st and 2nd polysilicon with the polysilicon spacer; (g) forming the storage electrode by removing the 1st and 3rd silicon oxide layers; and (h) forming the plate electrode by forming the capacitor dielectric layer to ONO structure.
Abstract translation: 增加电容器表面的方法包括以下步骤：（a）在硅衬底上形成晶体管; （b）形成多晶硅化物层，沉积LTO，蚀刻所定义的位线区域，以及形成氧化物层间隔物以形成位线; （c）通过形成氮化硅和第一氧化硅层形成存储电极接触区; （d）依次形成第一多晶硅，第二氧化硅，第二多晶硅和第三氧化硅层; （e）在定义柱型隔离区之后蚀刻它们; （f）将第一和第二多晶硅与多晶硅间隔物连接; （g）通过去除第一和第三氧化硅层形成存储电极; 和（h）通过将电容器介电层形成ONO结构来形成平板电极。
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