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公开(公告)号：KR1020040049721A
公开(公告)日：2004-06-12
申请号：KR1020020077571
申请日：2002-12-07
Applicant: 한국전자통신연구원
IPC: G06N3/12
CPC classification number: G06N99/005
Abstract: PURPOSE: A system and a method for generating a micro array data classification model using a radial basis function are provided to systematically set various variable values needed for generating the classification model by using the radial basis function. CONSTITUTION: A data generator(10) generates the normalized data representing a gene revelation pattern and a functional classification group of each sample on a micro array. An input variable setting tool(20) sets an input value for the learning data reflection and the data representation accuracy. A learning control variable/basis function width setting tool(30) automatically sets a learning control variable and a width of the basis function for deciding the classification model from the inputted learning data reflection and the data representation accuracy. A candidate classification model generator(40) generates a candidate classification model by automatically deciding a number of functions, a central position, and a weight. A classification model decider(60) decides the classification model having the minimum verification error ratio as the final classification model.
Abstract translation: 目的：提供一种使用径向基函数生成微阵列数据分类模型的系统和方法，以系统地设置通过使用径向基函数生成分类模型所需的各种变量值。 构成：数据发生器（10）生成表示微阵列上每个样本的基因启示模式和功能分类组的标准化数据。 输入变量设定工具（20）设定学习数据反映的输入值和数据表示精度。 学习控制变量/基础功能宽度设定工具（30）根据输入的学习数据反射和数据表示精度，自动设定用于决定分类模型的基础功能的学习控制变量和宽度。 候选分类模型生成器（40）通过自动确定多个功能，中心位置和权重来生成候选分类模型。 分类模型决策者（60）将具有最小验证误差率的分类模型确定为最终分类模型。
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公开(公告)号：KR1020040041712A
公开(公告)日：2004-05-20
申请号：KR1020020069556
申请日：2002-11-11
Applicant: 한국전자통신연구원
CPC classification number: H04L1/0061 , H04L1/0045 , H04L49/90 , H04L49/9063
Abstract: PURPOSE: A data packet receiving apparatus and a method thereof are provided to utilize a network communication and bandwidth of an input/output channel to the maximum by smoothly processing high speed packet stream. CONSTITUTION: An inspection logic circuit and a multiplexer receive packet data word(S801). The multiplexer transfers the packet data word to input/output memory units and the inspection logic circuit analyzes the packet data word(S802). Upon analyzing the packet data word, if the packet data word is a header part, the inspection logic circuit performs a packet header processing process, if the packet data word is a data part, the inspection logic circuit performs a packet data and error correction code calculating process, and if it is an end part, the inspection logic circuit compares the calculated error correction code and an error correction code of the end of the packet(S803). It is determined whether an error has been discovered by the inspection logic circuit, and if an error has been discovered, the packet is discarded(S804). If no error has been discovered, an upper processing layer processes packet data words outputted from the input/output memory units(S805). The upper processing layer determines whether an error is discovered(S806). If an error is discovered, the packet is discarded(S807).
Abstract translation: 目的：提供一种数据分组接收装置及其方法，通过平滑处理高速分组流，最大限度地利用输入/输出信道的网络通信和带宽。 构成：检查逻辑电路和复用器接收分组数据字（S801）。 复用器将分组数据字传送到输入/输出存储单元，检查逻辑电路分析分组数据字（S802）。 分析分组数据字时，如果分组数据字是报头部分，则检查逻辑电路执行分组报头处理处理，如果分组数据字是数据部分，则检查逻辑电路执行分组数据和纠错码 计算处理，如果是结束部分，则检查逻辑电路将计算出的纠错码与分组结束的纠错码进行比较（S803）。 确定检查逻辑电路是否发现错误，如果发现错误，则丢弃该数据包（S804）。 如果没有发现错误，则上层处理层处理从输入/输出存储单元输出的分组数据字（S805）。 上层处理层确定是否发现错误（S806）。 如果发现错误，则丢弃该数据包（S807）。
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公开(公告)号：KR100198808B1
公开(公告)日：1999-06-15
申请号：KR1019960064148
申请日：1996-12-11
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 SPAX에 관한 것으로, SPAX에서 운영체제의 불필요한 다단계 자료 복사로 인한 성능 저하를 개선하기 위하여 입출력 노드 내부 또는 여러 입출력 노드에 분포되어 있는 저장용 미디어 장치의 위치와 무관하게 대용량의 직렬 데이터를 여러 모듈로 분리하고 각각을 하나의 쓰레드에 배당하여 병렬로 두 미디어간의 복사를 수행하므로써 불량 자료의 발생율을 낮추어 고품질의 자료 전송이 가능하고, 상호 연결망의 데이터 및 제어 메시지의 통신 횟수를 줄이므로서 가용한 대역 폭을 높여 복사중 시스템 성능저하가 없으므로 전체 시스템 성능을 향상할 수 있는 저장용 미디어간의 직접 자료 복사 방법이 제시된다.
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公开(公告)号：KR100170595B1
公开(公告)日：1999-03-30
申请号：KR1019960014064
申请日：1996-04-30
Applicant: 한국전자통신연구원
IPC: G06F15/177
Abstract: 본 발명은 마이크로 커널 레벨에서 고속병렬컴퓨터의 크로스바 네트웍 라우터 보드(Xcent-Net InterFace)의 송신부 기능을 소프트웨어로 에뮬레이션하는 방법에 관한 것으로서, 종래의 크로스바 네트웍에 대한 메시지 송신 커널은 크로스바 네트웍 라우터 보드가 있는 시스템에서만 사용가능한 소프트웨어이었다는 문제점을 해결하기 위해, 본 발명은 제1쓰레드에 의해 송신 커널이 메시지 송신버퍼(MSB)에 크로스바 네트웍 라우터 보드(XNIF) 메시지를 저장시킨 후 송신하도록 하는 과정과, 이 과정의 제1쓰레드에서 송신된 메시지를 제2쓰레드에 의해 이더넷 메시지로 변환 및 송신 완료를 통보하도록 하는 과정으로 이루어져, 크로스바 네트웍 라우터 보드가 없는 이더넷으로 연결된 노드에서 크로스바 네트웍에 대한 메시지 송신 커널을 사용하도록 한 것이� �.
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公开(公告)号：KR100169248B1
公开(公告)日：1999-02-01
申请号：KR1019960029904
申请日：1996-07-24
Applicant: 한국전자통신연구원
IPC: H04L12/56
CPC classification number: H04L49/901 , H04L47/50 , H04L49/90
Abstract: 본 발명은 메시지 전달 방식의 병렬 컴퓨터 시스넴의 구조적 특성을 최대한 반영하여 효율적인 메시지 전송을 지원하고 메시지 전송 속도를 극대화할 수 있는 전용의 하드웨어를 구성하여 메시지 송신을 위한 소프트웨어 및 하드웨어의 부담을 최소화할 수 있고 메시지의 특성에 따라 메시지 전송 방식을 선택할 수 있는 유연성과 높은 확장성을 제공하는 패킷 상호 연결망에서의 메시지 송신 장치 및 메시지 송신 제어 방법이 개시된다.
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Patent Agency Ranking
公开(公告)号：KR100169590B1
公开(公告)日：1999-01-15
申请号：KR1019960029905
申请日：1996-07-24
Applicant: 한국전자통신연구원
IPC: G06F15/163
Abstract: 본 발명은 고속 병렬 컴퓨터 통신 전용 노드 상의 터미널 장치 구동 방법에 관한 것으로 주전산기 4의 통신 전용 노드와 같은 구조에서 마이크로커널을 기반으로 동작하는 새로운 터미널 장치 구동기를 이용하여 다른 노드에서 동작하는 스트림 관리자에게 다양한 터미널 장치 구동기 접근 가능 기능과 고장 감내 기능을 제공해 줄 뿐만 아니라, 터미널 관련 작업을 일반 계산 처리와 분리함으로써 처리 기능을 극대화 하는 고속 병렬 컴퓨터 통신 전용 노드 상의 터미널 장치 구동 방법이 개시 된다.
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公开(公告)号：KR100150070B1
公开(公告)日：1998-10-15
申请号：KR1019950040552
申请日：1995-11-09
Applicant: 한국전자통신연구원
IPC: G06F15/173
Abstract: 본 발명은 클러스터 기반의 병렬처리 컴퓨터를 위한 계층 크로스바 상호연결망에 관한 것이다.
종래의 병렬처리 컴퓨터를 위한 상호연결망은 큰 규모의 시스템 구성시 많은 계층이 필요하고, 비계층 구조로 확장성이 부족하여, 노드간 데이터 지연시간이 길고, 비용 효과면에서 적합하지 않았다. 본 발명은 이를 해결하기 위해 동일한 데이터 경로를 제어하고 데이터 패킷의 전송을 제어하는 n개의 크로스바 스위치와 8개의 노드 연결용 링크와 2개의 상위 클러스터 연결용 링크를 갖는 2개의 크로스바 연결망과 최대8개의 프로세싱 노드를 연결하여 하나의 하위 클러스터를 구성하고, 최대 8개의 하위 클러스터와 상위 크로스바 연결망을 연결하여 하나의 상위 클러스터로 구성 하며, 최대8개의 상위 클러스터와 차상위 크로스바 연결망을 연결하여 하나의 차상위 클러스터를 구성하는 방식의 연결 확장성을 가지므로써 계층 구조의 병렬처리 시스템을 효과적으로 지원할 수가 있다.
또한, 두 개의 하위 클러스터 연결 또는 두 개의 상위 클러스터 연결은 상위 또는 차상위의 크로스바 연결망을 사용하지 않고 링크를 통해 직접 연결하므로써 다른 하위 클러스터내 또는 다른 상위 클러스터내 프로세싱 노드들 간에 적은 지연시간을 가지고 데이터를 송수신할수 있는 것이다.-
公开(公告)号：KR1019980049352A
公开(公告)日：1998-09-15
申请号：KR1019960068053
申请日：1996-12-19
Applicant: 한국전자통신연구원
IPC: G06F12/00
Abstract: 본 발명은 고속병렬컴퓨터(주전산기 IV)의 운영체제인 MISIX에서 커널 가상 주소 영역 내의 물리 메모리를 사상하는 윈도우 크기가 실제 물리 메모리 크기보다 작은 경우에도 전체 물리 메모리를 사상할 수 있도록, 커널 가상 주소 영역을 페이지 단위로 물리 메모리에 동적으로 할당 및 반환하는, 커널 가상 주소의 관리방법에 관한 것이다. 본 발명에 따른, MISIX 커널 가상 주소의 동적인 관리방법은, 메모리 관리 초기화 실행시, 커널 가상 주소 영역내 물리 메모리에 대한 윈도우 영역을 해당 메모리 페이지에 대응시켜 유효한 커널 가상 주소 값을 기록하고, 윈도우 영역을 초과하는 물리 메모리 페이지에 대해서는 사용 불가한 커널 가상 주소 값을 갖도록 하며, 유효한 커널 가상 주소를 갖는 페이지들을 가상 주소 연결 리스트로 구성하여, 동적인 커널 가상 주소 관리를 위한 초기화를 수행하는 제1단계로, 페이지 할당시 커널 가상 주소가 필요한 시점에서 유효한 커널 가상 주소를 선택하도록, 커널 가상 주소를 동적으로 할당하는 제2단계와, 페이지 반환시 페이지 사용수가 0이고 유효한 커널 가상 주소를 갖는 페이지에 대하여, 커널 가상 주소 페이지 풀에 연결하여 실질적으로 커널 가� �� 주소를 반환하는 제3단계를 포함한다. 본 발명에 따르면, 주전산기 IV의 운영체제인 MISIX에서 커널 가상 주소 영역 내의 물리 메모리를 사상하는 윈도우의 크기가 실제 물리 메모리 크기보다 작은 경우에도, 커널 가상 주소 영역의 크기에 관계없이, 전체 물리 메모리를 사상할 수 있으므로, 물리 메모리 용량을 제한없이 확대시킬 수 있을 뿐 아니라, 사용자 주소 공간을 최대화할 수 있다는 것이 확인되었다.
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公开(公告)号：KR1019980044001A
公开(公告)日：1998-09-05
申请号：KR1019960061992
申请日：1996-12-05
Applicant: 한국전자통신연구원
IPC: G06F12/00
Abstract: 본 발명은 디스크 어레이 제어기에서 패리티 데이터의 연산을 프로세서에 의존하지 않고 고속으로 수행할 수 있도록 하는 패리티 엔진의 구조에 관한 것이다. 디스크 어레이 제어기에서 VRAM(Video RAM)을 사용하여 패리티 연산시 메모리의 읽기-갱신-쓰기 동작이 중첩되게 하여 패리티 연산 속도를 빠르게 하는 특징이 있다. 본 발명은 기존의 방법에 비해 빠른 패리티 연산이 가능하며 SRAM(Static RAM)에 비해 VRAM으로 비교적 큰 용량의 메모리 구성이 가능하므로 패리티 엔진 내의 임시 버퍼 메모리를 패리티 캐쉬로 사용함으로써 성능을 배가시킬 수 있다는 데 그 효과가 있다.
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