公开(公告)号：GB2499314B

公开(公告)日：2014-12-17

申请号：GB201301434

申请日：2013-01-28

Applicant: IBM

Inventor： NOWAK EDWARD J ,  ANDERSON BRENT ALAN ,  BRYANT ANDRES

IPC: H01L29/78 ,  H01L29/66

Abstract: A fin field effect transistor (FinFET) structure and method of making the FinFET including a silicon fin that includes a channel region and source/drain (S/D) regions, formed on each end of the channel region, where an entire bottom surface of the channel region contacts a top surface of a lower insulator and bottom surfaces of the S/D regions contact first portions of top surfaces of a lower silicon germanium (SiGe) layer. The FinFET structure also includes extrinsic S/D regions that contact a top surface and both side surfaces of each of the S/D regions and second portions of top surfaces of the lower SiGe layer. The FinFET structure further includes a replacement gate or gate stack that contacts a conformal dielectric, formed over a top surface and both side surfaces of the channel region.

公开(公告)号：DE112012004934T5

公开(公告)日：2014-09-11

申请号：DE112012004934

申请日：2012-12-24

Applicant: IBM

Inventor： BRYANT ANDRES ,  BASKER VEERARAGHAVAN S ,  LEOBANDUNG EFFENDI ,  LIN CHUNG-HSUN ,  STANDAERT THEORDORUS E ,  BU HUIMING ,  HAENSCH WILFRIED ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L27/12 ,  H01L21/336 ,  H01L29/78

Abstract: Es wird ein Verfahren zur Fertigung einer FinFET-Einheit bereitgestellt. Über einer BOX-Schicht werden Rippenstrukturen gebildet. Die Rippenstrukturen weisen eine Halbleiterschicht auf und verlaufen in eine erste Richtung. Auf der BOX-Schicht wird über den Rippenstrukturen ein Gate-Stapel gebildet, der in eine zweite Richtung verläuft. Der Gate-Stapel weist eine High-k-Dielektrikumsschicht und ein Metall-Gate auf. Auf Seitenwänden des Gate-Stapels werden Gate-Abstandshalter gebildet, und eine Epi-Schicht wird abgeschieden, um die Rippenstrukturen miteinander zu verschmelzen. Ionen werden implantiert, um Source- und Drain-Gebiete zu bilden, und auf Seitenwänden der Gate-Abstandshalter werden Dummy-Abstandshalter gebildet. Die Dummy-Abstandshalter werden als Maske zur Vertiefung oder vollständigen Entfernung eines freiliegenden Abschnitts der Epi-Schicht verwendet. Durch Silicidierung werden Silicid-Gebiete gebildet, die an die Source- und Drain-Gebiete angrenzen und jeweils einen vertikalen Abschnitt aufweisen, der auf der vertikalen Seitenwand des Source- oder Drain-Gebiets liegt.

公开(公告)号：GB2511445A

公开(公告)日：2014-09-03

申请号：GB201408705

申请日：2012-12-24

Applicant: IBM

Inventor： BRYANT ANDRES ,  BASKER VEERARAGHAVAN S ,  BU HUIMING ,  LEOBANDUNG EFFENDI ,  HAENSCH WILFRIED ,  LIN CHUNG-HSUN ,  STANDAERT THEORDORUS E ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L29/417 ,  H01L29/66

Abstract: A method is provided for fabricating a finFET device. Fin structures are formed over a BOX layer. The fin structures include a semiconductor layer and extend in a first direction. A gate stack is formed on the BOX layer over the fin structures and extending in a second direction. The gate stack includes a high-K dielectric layer and a metal gate. Gate spacers are formed on sidewalls of the gate stack, and an epi layer is deposited to merge the fin structures. Ions are implanted to form source and drain regions, and dummy spacers are formed on sidewalls of the gate spacers. The dummy spacers are used as a mask to recess or completely remove an exposed portion of the epi layer. Silicidation forms silicide regions that abut the source and drain regions and each include a vertical portion located on the vertical sidewall of the source or drain region.

公开(公告)号：GB2498621B

公开(公告)日：2014-01-01

申请号：GB201221477

申请日：2012-11-29

Applicant: IBM

Inventor： BRYANT ANDRES ,  NOWAK EDWARD ,  ANDERSON BRENT ALAN ,  ADKISSON JAMES WILLIAM

IPC: H01L29/66 ,  H01L21/265 ,  H01L21/266 ,  H01L21/8232 ,  H01L21/8234 ,  H01L21/8238 ,  H01L29/10 ,  H01L29/423

Abstract: A method of forming an integrated circuit structure implants a first compensating implant into a substrate. The method patterns a mask on the first compensating implant in the substrate. The mask includes an opening exposing a channel location of the substrate. The method implants a second compensating implant into the channel location of the substrate. The second compensating implant is made through the opening in the mask and at an angle that is offset from perpendicular to the top surface of the substrate. The second compensating implant is positioned closer to a first side of the channel location relative to an opposite second side of the channel location and the second compensating implant comprises a material having the same doping polarity as the semiconductor channel implant. Then, the method forms a gate conductor above the channel location of the substrate in the opening of the mask.

公开(公告)号：DE102013201035A1

公开(公告)日：2013-08-08

申请号：DE102013201035

申请日：2013-01-23

Applicant: IBM

Inventor： ANDERSON BRENT A ,  BRYANT ANDRES ,  NOWAK EDWARD J

IPC: H01L29/78 ,  H01L21/336

Abstract: Eine Finnen-Feldeffekttransistor(FinFET)-Struktur und ein Verfahren zum Fertigen des FinFET, der eine Siliciumfinne beinhaltet, die einen Kanalbereich und Source/Drain(S/D)-Bereiche aufweist, die an jedem Ende des Kanalbereichs ausgebildet sind, wobei eine gesamte untere Fläche des Kanalbereichs mit einer oberen Fläche eines unteren Isolators in Kontakt steht und untere Flächen der S/D-Bereiche mit ersten Abschnitten von oberen Flächen einer unteren Silicium-Germanium(SiGe)-Schicht in Kontakt stehen. Die FinFET-Struktur beinhaltet außerdem extrinsische S/D-Bereiche, die mit einer oberen Fläche und beiden seitlichen Flächen jedes der S/D-Bereiche und zweiten Abschnitten von oberen Flächen der unteren SiGe-Schicht in Kontakt stehen. Die FinFET-Struktur beinhaltet des Weiteren ein Ersatz-Gate oder einen Gate-Stapel, das/der mit einem konformen Dielektrikum in Kontakt steht, das über einer oberen Fläche und beiden seitlichen Flächen des Kanalbereichs ausgebildet ist und das über dem unteren Isolator und nicht über den ersten und zweiten Abschnitten der unteren SiGe-Schicht angeordnet ist, wobei das Ersatz-Gate durch das konforme Dielektrikum von den extrinsischen S/D-Bereichen elektrisch getrennt ist.

公开(公告)号：AT404996T

公开(公告)日：2008-08-15

申请号：AT04777432

申请日：2004-06-30

Applicant: IBM

Inventor： BRYANT ANDRES ,  CLARK WILLIAM ,  FRIED DAVID ,  JAFFE MARK ,  NOWAK EDWARD ,  PEKARIK JOHN ,  PUTNAM CHRISTOPHER

IPC: H01L29/06 ,  H01L21/00 ,  H01L21/308 ,  H01L21/336 ,  H01L21/8238 ,  H01L21/84 ,  H01L27/12 ,  H01L29/76 ,  H01L29/786

公开(公告)号：AU2003297751A1

公开(公告)日：2005-07-21

申请号：AU2003297751

申请日：2003-12-08

Applicant: IBM

Inventor： BRYANT ANDRES ,  NOWAK EDWARD J ,  ANDERSON BRENT A

IPC: H01L21/336 ,  H01L27/11 ,  H01L27/12 ,  H01L27/148 ,  H01L29/786

Abstract: An integrated circuit semiconductor memory device having the BOX layer removed from under the gate of a storage transistor to increase the gate-to-substrate capacitance and reduce the soft error rate. The increased node capacitance thus obtained is achieved without requiring a corresponding increase in area.