公开(公告)号：KR1020050067808A

公开(公告)日：2005-07-05

申请号：KR1020030098829

申请日：2003-12-29

Applicant: 삼성전자주식회사

Inventor： 마에다시게노부 ,  김영욱

IPC: H01L21/336

CPC classification number: H01L29/785 ,  H01L21/84 ,  H01L29/66621 ,  H01L29/66772 ,  H01L29/66795 ,  H01L29/7842 ,  H01L29/78645

Abstract: 실리사이드화에 따른 구조적 불안정성을 극복할 수 있는 반도체 장치와 그 제조방법이 개시되어 있다. 이를 위하여 소자분리막에 의하여 정의되는 활성영역을 포함하는 기판을 제조한 후, 소자분리막 및 활성영역 상에 활성영역 일부를 노출시키는 실리사이데이션 방지 패턴을 포함하는 식각 마스크를 형성한다. 이어서 노출된 활성영역 상에 게이트 구조물을 형성하고, 실리사이데이션 방지 패턴 상의 게이트 구조물의 측벽에 측벽 스페이서를 형성한다. 계속하여, 측벽 스페이서를 마스크로 하여 상기 활성영역에 소스/드레인 영역을 형성하는 반도체 장치의 제조방법 및 이에 의한 반도체장치가 제공된다. 트랜지스터의 소스/드레인을 실리사이드화시키는 경우 야기되는 보이드(void)나 구조파괴(intrusion)를 방지할 수 있게 된다. 따라서 신뢰성이 있고, 우수한 동작특성을 가지는 트랜지스터를 용이하게 생산할 수 있게 된다.

公开(公告)号：KR100428791B1

公开(公告)日：2004-04-28

申请号：KR1020020020887

申请日：2002-04-17

Applicant: 삼성전자주식회사

Inventor： 전진원 ,  김영욱 ,  박태수 ,  이경태

IPC: H01L21/28

CPC classification number: H01L21/76807 ,  H01L21/02112 ,  H01L21/02118 ,  H01L21/02164 ,  H01L21/31116 ,  H01L21/312 ,  H01L21/3121 ,  H01L21/3127 ,  H01L21/31629 ,  H01L21/31633 ,  H01L21/3185 ,  H01L23/53223 ,  H01L23/53238 ,  H01L23/53252 ,  H01L23/53266 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2221/1063 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Fabrication of dual damascene interconnection includes forming lower insulating layer, upper etch-stop layer, upper insulating layer, and hard mask layer on substrate; patterning hard mask layer and upper insulating layer to form a groove; forming spacer on sidewall of groove; forming photoresist pattern; etching upper etch-stop layer and lower insulating layer; removing patterned hard mask layer and spacer; and forming an interconnection. Fabrication of dual damascene interconnection includes sequentially forming lower insulating layer (310), upper etch-stop layer (315), upper insulating layer (320), and hard mask (325) layer on a semiconductor substrate where a lower conductive layer is formed; patterning the hard mask layer and upper insulating layer to form an interconnection groove exposing a portion of upper etch-stop layer; forming a spacer on sidewall of interconnection groove; forming a photoresist pattern having an opening that exposes the interconnection groove and the portion of upper etch-stop layer; successively etching the upper etch-stop layer and lower insulating layer to form a hole exposing a portion of lower conductive layer; removing the patterned hard mask layer and spacer; and forming an interconnection to fill the interconnection groove and the hole.

Abstract translation: 双镶嵌互连的制造包括在衬底上形成下绝缘层，上蚀刻停止层，上绝缘层和硬掩模层; 图案化硬掩模层和上绝缘层以形成沟槽; 在沟槽的侧壁上形成间隔物; 形成光刻胶图案; 蚀刻上部蚀刻停止层和下部绝缘层; 去除图案化的硬掩模层和间隔物; 并形成互连。 双镶嵌互连的制造包括在形成下导电层的半导体衬底上顺序地形成下绝缘层（310），上蚀刻停止层（315），上绝缘层（320）和硬掩模（325） 图案化所述硬掩模层和所述上绝缘层以形成暴露所述上蚀刻停止层的一部分的互连凹槽; 在互连槽的侧壁上形成间隔件; 形成具有开口的光致抗蚀剂图案，所述开口暴露所述互连槽和所述上部蚀刻停止层的所述部分; 依次蚀刻上部蚀刻停止层和下部绝缘层以形成暴露下部导电层的一部分的孔; 去除图案化的硬掩模层和间隔物; 并形成互连以填充互连槽和孔。

公开(公告)号：KR1020030075463A

公开(公告)日：2003-09-26

申请号：KR1020020014705

申请日：2002-03-19

Applicant: 삼성전자주식회사

Inventor： 정무경 ,  김영욱 ,  강희성

IPC: H01L27/11 ,  H01L21/8244

CPC classification number: H01L27/11 ,  H01L21/84 ,  H01L27/1104 ,  H01L27/1203

Abstract: PURPOSE: An SRAM(Static Random Access Memory) cell and a method for manufacturing the same are provided to be capable of removing floating body effect by connecting a floated body of an MOS(Metal-Oxide-Semiconductor) transistor having an SOI(Silicon On Insulator) wafer to a ground line. CONSTITUTION: An SRAM cell is provided with a field region(610) formed at the predetermined portion of a semiconductor layer for defining active regions, a word line(620) located across the upper portion of the actives, a plurality of gate electrodes(630a,630b) located across the word line, the first conductive type node regions(602a,602b) formed at the active region formed between the word line and a gate electrode, the first conductive type source region(603) formed near the gate electrode and opposite to the node regions, a body prolonged part(600c) connected to the source region. Preferably, the body prolonged part includes the second conductive type body pick-up region(600d), wherein the body pick-up region is connected to a ground line through a conductive contact plug.

Abstract translation: 目的：提供一种SRAM（静态随机存取存储器）单元及其制造方法，能够通过连接具有SOI的MOS（金属氧化物半导体）晶体管的浮置体，从而去除浮体效应 绝缘体）晶圆到地线。 构造：SRAM单元设置有形成在用于限定有源区的半导体层的预定部分处的场区（610），跨越活性物质的上部定位的字线（620），多个栅电极（630a ，630b），形成在形成在字线和栅电极之间的有源区上的第一导电型节点区域（602a，602b），形成在栅极附近的第一导电型源极区域（603）和 与节点区域相对的主体延长部分（600c）连接到源区域。 优选地，身体延长部分包括第二导电类型体拾取区域（600d），其中身体拾取区域通过导电接触插塞连接到接地线。

公开(公告)号：KR1020010098183A

公开(公告)日：2001-11-08

申请号：KR1020000022933

申请日：2000-04-28

Applicant: 삼성전자주식회사

Inventor： 남인호 ,  박병국 ,  이종덕 ,  김영욱

IPC: H01L21/316

Abstract: 본 발명은 얇은 두께를 갖는 게이트 산화막 형성 방법에 관한 것이다. 게이트 산화막의 특성 개선을 위해 실리콘 기판에 질소 이온을 주입한다. 이후, 얇은 산화막을 형성하고 열처리 과정을 진행하여 기판 내부에 주입된 질소 이온들이 기판과 산화막의 계면에 모이도록 유도한다. 따라서, 게이트 산화막을 형성하기 위해 얇은 산화막을 추가 성장시키면 질소 이온에 의해 성장 속도가 저하되므로, 얇은 게이트 산화막을 형성할 수 있을 뿐만 아니라 두께 조절도 용이하게 할 수 있다. 또한, 열처리에 의해 질소 이온 주입시 발생된 기판 결함도 치유할 수 있다.

公开(公告)号：KR1020000013506A

公开(公告)日：2000-03-06

申请号：KR1019980032397

申请日：1998-08-10

Applicant: 삼성전자주식회사

Inventor： 정무경 ,  김영욱 ,  도명근

IPC: H01L21/28

Abstract: PURPOSE: Insulating substance with a constant mutation is lead in to solve the problem that the increase of a parasitic capacitance and resistance of metal wiring widens and a gap of metal wiring decrease. And to solve the problem of contact errors or etc., when a profile forms multiple wiring structure on the metal pattern due to difference of the applied thickness of metal substance and when the use of a low dielectric film as an insulating substance of metal patterns of various dimension. CONSTITUTION: After stacking the metal wiring layer(110) on a substrate(100) insulating layer for blocking etching(120) is stacked, the insulating layer for blocking etching (120) and the metal wiring layer(110) are patterned. A low dielectric film(130a) is stacked between the metal patterns and flatting process is performed to the front surface of the insulating film for blocking etching (120) using CMP(Chemical Mechanical Polishing). Thus contact errors caused by profile difference of the low dielectric film is avoided in manufacturing semiconductor device forming metal patterns with various dimension on a plane.

Abstract translation: 目的：不断变形的绝缘物质导致了寄生电容增加和金属布线电阻增大，金属布线间隙减小的问题。 为了解决接触错误等的问题，当由于金属物质的施加厚度的差异而在金属图案上形成多个布线结构时，并且当使用低介电膜作为金属图案的绝缘物质时 各种维度。 构成：堆叠金属布线层（110）叠层在基板（100）绝缘层（120）上时，图案化用于阻挡蚀刻的绝缘层（120）和金属布线层（110）。 在金属图案之间层叠低电介质膜（130a），使用CMP（Chemical Mechanical Polishing，化学机械抛光）对绝缘膜的绝缘膜（120）的前表面进行平坦化处理。 因此，在制造在平面上形成各种尺寸的金属图案的半导体器件中，避免了由低介电膜的轮廓差引起的接触误差。

公开(公告)号：KR1019990061339A

公开(公告)日：1999-07-26

申请号：KR1019970081597

申请日：1997-12-31

Applicant: 삼성전자주식회사

Inventor： 신화숙 ,  김영욱

IPC: H01L21/76

Abstract: 본 발명에 의한 반도체 소자 제조방법은, 반도체 기판 상의 소정 영역에 필드 산화막을 형성하는 공정 및, 상기 필드 산화막의 N 필드에 해당되는 부분에만 선택적으로 동일 타입의 불순물을 다단계(예컨대, 2회) 필드 이온주입하여, 그 하부에 N 필드 절연 도우핑층을 형성하는 공정으로 이루어져, 반도체 소자의 고집적화로 인해 필드 산화막의 디자인 룰이 감소하더라도, 별도의 복잡한 공정 추가 없이 PN 정션(또는 NP 정션)의 BV 특성을 향상시킬 수 있게 되므로, 고신뢰성의 반도체 소자를 구현할 수 있게 된다.

公开(公告)号：KR1019990034856A

公开(公告)日：1999-05-15

申请号：KR1019970056565

申请日：1997-10-30

Applicant: 삼성전자주식회사

Inventor： 배대록 ,  권영재 ,  이종무 ,  김영욱

IPC: H01L29/43

Abstract: 본 발명은 Co/Nb 이중 금속층 구조를 이용한 실리사이드 형성 방법에 관한 것으로, 실리콘 기판 상에 상기 실리콘 기판 보다 상대적으로 더 큰 산화 성향을 갖는 Nb과, 상기 Nb 및 실리콘 기판 보다 상대적으로 더 큰 확산 계수를 갖는 Co를 차례로 형성하여 이중 금속층(Co/Nb)을 형성하고, 상기 이중 금속층을 열처리하여 막의 역전에 의한 Co 실리사이드막 및 상기 Co 실리사이드막 상에 Co-Nb 합금층을 형성한다. 상기 Nb는 실리콘 표면의 자연산화막을 제거하고, 상기 Co의 확산 양을 제한하여 에피 코발트 실리사이드막이 형성되도록 한다. 이때, 열처리 분위기를 질소 분위기로 하는 경우 상기 Co-Nb 합금층 상에 Nb 질화막(NbN)이 형성되어 상부 배선층에 대한 확산 방지층으로 작용하게 된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 실리사이드막 형성시 실리콘 과잉 소모를 발생시키는 경쟁 반응-예를 들어, NbSi
2 및 Co-Nb-Si 등이 없게 되므로 실리콘의 소모를 최소화할 수 있고, 따라서 접합 영역을 상대적으로 더 얕게 형성할 수 있으며, 모오스 트랜지스터의 게이트 전극 상부 및 소오스/드레인 영역에 실리사이드막을 동시에 형성할 수 있으며, 실리사이드막 상부에 형성되는 Nb 질화막에 의해 실리사이드막과 상부 배선층의 반응을 보다 효과적으로 억제할 수 있다.

公开(公告)号：KR100147598B1

公开(公告)日：1998-11-02

申请号：KR1019940021082

申请日：1994-08-25

Applicant: 삼성전자주식회사

Inventor： 이수천 ,  김영욱

IPC: H01L21/28

Abstract: 증착된 금속층의 단차 도포성 및/또는 접촉구의 매몰을 향상시키기 위한 반도체 장치의 배선층 형성 방법이 개시되어 있다. 본 발명은 반도체 기판상에 하지막(underlayer)을 형성하는 단계, 상기 하지막상에 접촉구를 갖는 절연막을 형성하는 단계, 상기 접촉구를 매립하는 금속물질을 형성하는 단계, 및 상기 금속물질을 플로우하고 패터닝하여 금속층을 형성하는 단계를 수행한후, 상기 금속층을 하지막으로 하여 다시 상기 단계가 반복적으로 수행되어, 수직으로 복수의 금속층들을 형성한다. 본 발명에 의하면 다층 배선구조의 적층형태의 콘택형성시 금속배선막의 피복불량을 알루미늄 또는 알루미늄 합금의 플로우 공정으로 해결할 수 있다.

公开(公告)号：KR100126777B1

公开(公告)日：1997-12-29

申请号：KR1019940025770

申请日：1994-10-08

Applicant: 삼성전자주식회사

Inventor： 이수천 ,  김영욱 ,  류현기

IPC: H01L21/3205

Abstract: All over the substrate which includes the first metal wiring film vaporize the first oxide film(32) and all over the film, carry out etching back of SOG film(37). After performing etching back of SOG film(37) by means of the dry etch method, vaporizing the second oxide film(35), spreading the photo resist(34), and perform a baking under a certain temperature. Then, etching back the photo resist(34), the second oxide film(35) is partially etched to obtain a interlayer insulation film, after removing the remaining photo resist with an organic solvent in the process of etch back, the second metal wiring film is completed.

Abstract translation: 包括第一金属布线膜的基板遍及第一氧化膜（32）和整个膜上，进行SOG膜（37）的蚀刻。 在通过干蚀刻法对SOG膜（37）进行蚀刻后，蒸发第二氧化膜（35），使光致抗蚀剂（34）展开，并在一定温度下进行烘烤。 然后，在光刻抗蚀剂（34）的背面蚀刻第二氧化膜（35），在蚀刻过程中用有机溶剂除去残留的光致抗蚀剂后，第二金属配线膜 完成了。

公开(公告)号：KR100120459B1

公开(公告)日：1997-08-19

申请号：KR1019930015909

申请日：1993-08-17

Applicant: 삼성전자주식회사

Inventor： 고종우 ,  김영욱 ,  김일권 ,  이내인

IPC: H01L29/78