公开(公告)号：KR1020070060286A

公开(公告)日：2007-06-13

申请号：KR1020050119513

申请日：2005-12-08

Applicant: 한국전자통신연구원

Inventor： 이승철 ,  김귀동 ,  권종기 ,  김종대

IPC: H03F1/32 ,  H03F3/45

CPC classification number: G11C27/026 ,  H03F3/005 ,  H03F3/70 ,  H03F2200/297

Abstract: A multiplying track-and-hold amplifier is provided to maximize efficiency of a signal process by using a compensation capacitor of a two-step amplifier as a hold capacitor. A multiplying track-and-hold amplifier processes two different signals for one period. The track-and-hold amplifier maintains a previous signal for a phase Phi1 and outputs a new input signal at a phase Phi2. Switches(SW1,SW1B) and sampling switches(SW3,SW3B) are switched on. Voltages(Vcp,Vcn) are sampled in Cs and CSB. Tracking switches(SW4,SW4B) and switches(SW6,SW6B) connected to an output terminal are switched off. A voltage of the output terminal maintains the last voltage of the phase Phi2. Amplifiers(A2,Cc,CCB) maintain an output function. The voltages(Vcn,Vcp) are applied to Cs and CSB through input switches(SW2,SW2B) at the phase Phi2.

Abstract translation: 提供乘法跟踪和保持放大器，以通过使用两级放大器的补偿电容器作为保持电容器来最大化信号处理的效率。 乘法跟踪和保持放大器在一个周期内处理两个不同的信号。 跟踪和保持放大器维持相位Phi1的先前信号，并以相位Phi2输出新的输入信号。 开关（SW1，SW1B）和采样开关（SW3，SW3B）接通。 电压（Vcp，Vcn）在Cs和CSB中采样。 连接到输出端子的跟踪开关（SW4，SW4B）和开关（SW6，SW6B）关闭。 输出端子的电压维持相位Phi2的最后电压。 放大器（A2，Cc，CCB）保持输出功能。 电压（Vcn，Vcp）通过相位Phi2的输入开关（SW2，SW2B）施加到Cs和CSB。

公开(公告)号：KR100696197B1

公开(公告)日：2007-03-20

申请号：KR1020050089718

申请日：2005-09-27

Applicant: 한국전자통신연구원

Inventor： 조영균 ,  노태문 ,  김종대

IPC: H01L21/335

CPC classification number: H01L29/785 ,  H01L29/66818 ,  H01L29/7851

Abstract: A multiple-gate MOS transistor using a Si substrate and a method for manufacturing the same are provided to improve thermal conductivity and floating body effect by using a bulk silicon substrate. A channel region(32b) having a streamlined top part and a single crystalline active region(36a,36b) position at both sides of the channel region are formed on a bulk silicon substrate by using an anode patterning method. The single crystalline active region is thicker and broader than the channel region. A nitride layer(37b) is formed on both sides of the single crystalline active region to expose a top part of the single crystalline active region. A gate electrode(35) is formed on overlap the top part of the exposed single crystalline active region.

Abstract translation: 提供了使用Si衬底的多栅极MOS晶体管及其制造方法，以通过使用体硅衬底来改善导热性和浮体效应。 通过使用阳极图案化方法，在体硅衬底上形成具有流线型顶部和位于沟道区两侧的单晶有源区（36a，36b）的沟道区（32b）。 单晶有源区域比沟道区域更宽和更宽。 在单晶有源区的两侧形成氮化物层（37b），以露出单晶有源区的顶部。 在暴露的单晶有源区的顶部上重叠形成栅电极（35）。

公开(公告)号：KR100684180B1

公开(公告)日：2007-02-20

申请号：KR1020050039175

申请日：2005-05-11

Applicant: 한국전자통신연구원

Inventor： 김귀동 ,  권종기 ,  김종대

IPC: H01L27/04 ,  H01L29/866

Abstract: 본 발명은 반도체 집적회로(Integrated Circuit)에 적용되는 반도체 제어 정류기(Silicon Controlled Rectifier; SCR)를 이용한 정전기 방전(Electro-static discharge; ESD) 보호 회로에 관한 것으로, 제 1 웰 및 제 2 웰이 형성된 반도체 기판; 상기 제 1 웰의 상부에 형성된 제 1 및 제 2 고농도 이온주입 영역; 상기 제 2 웰의 상부에 형성된 제 3 및 제 4 고농도 이온주입 영역; 상기 제 1 웰 및 제 2 웰 계면에 형성된 제 5 고농도 이온주입 영역; 상기 제 5 고농도 이온주입 영역 일측의 상기 제 2 웰 상부에 형성된 제 6 고농도 이온주입 영역; 상기 제 6 고농도 이온주입 영역에 드레인이 접속되고, 상기 제 1 및 제 2 고농도 이온주입 영역에 소스가 접속되고, 게이트가 저항을 통해 상기 제 1 및 제 2 고농도 이온주입 영역에 접속된 제 1 과부하 방지수단; 및 상기 제 5 고농도 이온주입 영역에 드레인이 접속되고, 상기 제 3 및 제 4 고농도 이온주입 영역에 소스가 각각 접속되고, 게이트가 저항을 통해 상기 제 3 및 제 4 고농도 이온주입 영역에 접속된 제 2 과부하 방지수단을 포함한다.
정전기 방전(ESD), 보호 회로, 반도체 제어 정류기(SCR), 제너 접합 다이오드, 트리거 전압

公开(公告)号：KR100644816B1

公开(公告)日：2006-11-15

申请号：KR1020040105702

申请日：2004-12-14

Applicant: 한국전자통신연구원

Inventor： 이자열 ,  김귀동 ,  권종기 ,  김종대 ,  강진영

IPC: H03L7/00 ,  H03L7/08

Abstract: 본 발명은 위상고정루프를 이용한 Fractional-N 주파수 합성기에 관한 것이다. 본 발명에 따른 주파수 합성기는 고차 시그마-델타 변조기, 펄스-스왈로우 방식의 다중모드 분주기, 저위상잡음을 갖는 부궤환 방식의 LC-공조 전압제어발진기를 포함한다. 이러한 구성에 의해, 본 발명의 시그마-델타 Fractional-N 주파수 합성기는 시그마-델타에 의한 노이즈 쉐이핑과 우수한 스퓨리어스 억제 기능을 가진다.
fractional-N 주파수 합성기, 위상고정루프, 시그마-델타, 펄스-스왈로우, 다중모드 분주기, LC-공조 전압제어발진기

公开(公告)号：KR100609367B1

公开(公告)日：2006-08-08

申请号：KR1020050034402

申请日：2005-04-26

Applicant: 한국전자통신연구원

Inventor： 권성구 ,  조영균 ,  노태문 ,  김종대

IPC: H01L21/20

Abstract: 본 발명은 실리콘 온 인슐레이터(Silicon On Insulator, 이하 'SOI'라 칭함) 기판의 제조방법에 관한 것으로, 제1 웨이퍼의 소정 깊이에 매립산화막층을 형성한 후 상기 제1 웨이퍼 상에 제1 산화막을 형성하는 단계와, 상기 제1 웨이퍼의 상면이 노출되도록 상기 제1 웨이퍼 상부의 제1 산화막을 제거한 후 노출된 상기 제1 웨이퍼의 상면에 반도체 에피막층 및 반도체층을 순차적으로 형성하는 단계와, 상기 반도체층 상에 소정 두께의 제2 산화막이 형성된 제2 웨이퍼를 접합시키는 단계와, 상기 반도체층이 노출되도록 상기 제1 웨이퍼 하부의 제1 산화막, 상기 매립산화막층 하부의 제1 웨이퍼, 상기 매립산화막층, 상기 반도체 에피막층과 상기 매립산화막층 사이의 제1 웨이퍼 및 상기 반도체 에피막층을 순차적으로 제거하는 단계를 포함함으로써, 공정이 비교적 단순하고 실시가 용이하며, 고품질의 균일하고 초박막의 특성을 가지는 SOI 기판을 제조할 수 있는 효과가 있다.
나노 소자, 반도체, SOI, 실리콘웨이퍼, 매립산화막층, 산소이온, 반도체 에피막층

公开(公告)号：KR100596508B1

公开(公告)日：2006-07-05

申请号：KR1020030097071

申请日：2003-12-26

Applicant: 한국전자통신연구원

Inventor： 노태문 ,  권성구 ,  이대우 ,  박일용 ,  양일석 ,  유병곤 ,  김종대

IPC: H01L27/092 ,  H01L21/8228

Abstract: 본 발명은 실리콘 기판과, 상기 실리콘 기판상에 형성된 Fin 채널, 게이트 절연막, 게이트 및 소스/드레인 전극을 포함하는 FinFET 및 FinFET의 Fin채널 제조방법에 관한 것으로서, 상기 Fin 채널은, 상기 실리콘 기판상에 형성되는 버퍼층인 경사 SiGe층상에 형성되며, 상기 경사 SiGe층 상부에 에피택셜 성장되며 적어도 일영역에 패터닝된 Fin이 구비된 이완된 SiGe층, 및 상기 이완된 SiGe층상에 적어도 상기 Fin상에 형성되는 스트레인드 실리콘층을 포함하여 구성되거나, 상기 실리콘 기판의 적어도 일영역에 패터닝된 실리콘 Fin, 상기 실리콘 Fin 상에 에피택셜 성장된 스트레인드 SiGe층, 및 상기 스트레인드 SiGe층 상에 에피택셜 실리콘층을 포함하여 구성되도록 한다. 이러한 구성을 통해서, 종래의 실리콘 FinFET 보다 소자의 성능을 크게 향상시킬 수 있다.
나노, Fin, MOSFET, FinFET, 스트레인드 Si, 스트레인드 SiGe, 게이트 절연막

公开(公告)号：KR1020060067128A

公开(公告)日：2006-06-19

申请号：KR1020050063105

申请日：2005-07-13

Applicant: 한국전자통신연구원

Inventor： 이상흥 ,  배현철 ,  노태문 ,  김종대 ,  김보우 ,  강진영

IPC: G06F7/50

CPC classification number: G06F7/508 ,  H03K19/20

Abstract: 본 발명은 가산기(Adder)에 관한 것으로, 특히 캐리경로를 단축시키는 회로를 가산기의 소정부분에 구성시킴으로써, 캐리 계산 속도를 빠르게 하고 다중 비트 가산시 연산속도를 향상시킬 수 있는 가산기에 관한 것이다.
본 발명에 따른 가산기는 브렌트 쿵 방식의 복수의 비트 가산기를 포함하며, 상기 복수의 비트 가산기 중 적어도 하나인 i 번째 비트 가산기는 캐리(C
i-1 )를 이용하지 아니하고, i-2 번째 캐리(C
i-2 )를 이용하여 i 번째 캐리(C
i )를 구하는 가산기 이다.
고속 가산기(덧셈기), 비트 분할, 오아(OR) 게이트, 낸드(NAND) 게이트

公开(公告)号：KR100590768B1

公开(公告)日：2006-06-15

申请号：KR1020030093133

申请日：2003-12-18

Applicant: 한국전자통신연구원

Inventor： 김혁 ,  전인산 ,  김경수 ,  정희범 ,  김종대

IPC: H04B7/08

Abstract: 계산량을 줄이는 간소화된 승산기로 구현한 V-BLAST 장치 및 그 방법이 개시된다. 상기 이동 통신 수신기의 V-BLAST 장치는, 채널 정보 벡터를 수신하여 상기 채널 정보 벡터에 대한 의사 역행렬 계산시에 존재하는 자코비안 값 계산을 이용하여 의사 역행렬을 구성하는 출력 코팩터와 행렬식을 계산하여 출력하는 의사 역행렬 계산기; 상기 출력 코팩터의 각 행에서 자코비안 값 계산을 이용하여 NORM을 계산하고, 행별 NORM 값 중에서 최소값을 가지는 행을 나타내는 인덱스를 추출하여 출력하는 NORM 및 최소값 판정기; 상기 출력 코팩터로부터 상기 인덱스에 해당하는 행 벡터인 ZF 벡터를 선택하여 출력하는 ZF 벡터 선택기; 상기 채널 정보 벡터에서 상기 인덱스에 해당하는 열 벡터를 제거한 축소 행렬을 발생시켜 상기 채널 정보 벡터로서 재입력시키는 행렬 축소기; 및 수신 심볼과 상기 ZF 벡터의 승산에 자코비안 값 계산을 이용하여 제1 승산하고, 상기 제1 승산 결과를 상기 행렬식으로 나누어 그 결과를 출력하는 결정 통계 계산기를 구비하는 것을 특징으로 한다.

公开(公告)号：KR1020060065446A

公开(公告)日：2006-06-14

申请号：KR1020050039177

申请日：2005-05-11

Applicant: 한국전자통신연구원

Inventor： 권종기 ,  김귀동 ,  김종대 ,  정희범

IPC: H03K19/00

CPC classification number: H03G1/0023 ,  H03G1/0088 ,  H03K19/018521

Abstract: 본 발명은 가변 이득 증폭기(Variable Gain Amplifier, 이하, 'VGA'라 함)의 출력버퍼에 관한 것으로, 적어도 하나의 VGA 셀을 포함하는 VGA의 출력단에서 다양한 크기의 출력신호를 구동하기 위한 출력버퍼에 있어서, 상기 VGA 셀로부터 출력된 전압신호를 제공받아 완충하기 위한 제1 수단과, 상기 제1 수단에 접속되어 가변적인 전류 바이어스를 공급하기 위한 제2 수단과, 상기 제2 수단에 접속되어 상기 VGA 셀로부터 출력된 전압신호의 충분한 전압스윙을 제공하기 위한 제3 수단을 포함함으로써, 저전압 동작의 VGA에서 충분히 큰 출력신호의 스윙(swing)에 대해서도 저왜곡(low distortion) 및 고대역(high frequency bandwidth)의 안정된 특성을 가지며, MOS 집적회로(IC)에 내장할 수 있으며, 간단히 구현할 뿐만 아니라 그 면적을 최소화할 수 있는 효과가 있다.
가변 이득 증폭기, CMOS, 출력버퍼, 가변 전류원, 가변 저항

公开(公告)号：KR1020060058580A

公开(公告)日：2006-05-30

申请号：KR1020040097666

申请日：2004-11-25

Applicant: 한국전자통신연구원

Inventor： 양일석 ,  이대우 ,  김종대

IPC: G09G3/30

CPC classification number: G09G3/3266 ,  G09G3/325 ,  G09G3/3258 ,  G09G2300/0842

Abstract: 본 발명은 능동 구동 전압/전류형 유기 EL 화소 회로를 개시한다. 특히 한 개의 화소 회로를 사용하여 전압 프로그래밍 방식과 전류 프로그래밍 방식으로 유기 EL을 구동할 수 있는 능동 구동 전압/전류형 유기 EL 화소 회로 및 이러한 화소 회로를 채용한 유기 EL 표시 장치를 제공한다. 본 발명은 프로그램에 의하여 전압형과 전류형에 모두 사용할 수 있어서 화소 회로 및 구동 회로의 유연성이 뛰어나고, 응용도가 뛰어나다.
유기 EL, 화소 회로, 능동 구동, 전압/전류형, 프로그램