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公开(公告)号：KR1019990053178A
公开(公告)日：1999-07-15
申请号：KR1019970072769
申请日：1997-12-23
Applicant: 한국전자통신연구원
IPC: H01L21/33
Abstract: 본 발명은 스마트 전력 집적회로(Smart Power IC)에 관한 것으로서, 특히 고속 하드 디스크 드라이버(HDD)등 고성능 컴퓨터 시스템의 핵심기술인 고속-고내압-고신뢰성 특성에 부합하기위한 최적화 바이폴라-래터럴파워 모스페트(Bi-LDMOSFET) 에 관한 것이다.
정보통신기술의 비약적인 발전추세에 따라 디지털 이동통신, 가전제품을 비롯한 전자산업, 고성능 컴퓨터 시스템(고속 HDD 드라이버), 자동차의 전자제어 시스템 등의 핵심 IC 기술로서, 초고속-고내압 특성이 요구되고 있다.
따라서 본 발명은 초고속, 고주파, 고신뢰성, 저전력 특성을 만족시키는 SOI Bi-LDMOSFET의 제조 방법을 제시하기로 한다.-
公开(公告)号：KR100211030B1
公开(公告)日：1999-07-15
申请号：KR1019960069792
申请日：1996-12-21
Applicant: 한국전자통신연구원
IPC: H01L27/02
CPC classification number: H01L27/0617 , H01F2021/125
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야.
반도체 소자의 인덕터.
2. 발명이 해결하고자하는 기술적 과제
본 발명은 인덕터와 트랜지스터를 별도로 형성하고, 모스트랜지스터의 각 단자에 병렬 혹은 직렬로 인덕터를 자유롭게 구성할 수 있게 함으로써 면적의 증가를 축소 함에 있다.
3. 발명의 해결방법의 요지
인덕터가 형성된 구조내에 모스트랜지스터 활성영역의 폭이 W 인 모스트랜지스터 n개 형성하고, 다층 금속 배선 공정을 이용하여 인덕터 배선과 모스트랜지스터 의 단자 중 임의의 단자와 연결시킴으로써 인덕터와 모스트랜지스터의 임의의 단자가 직렬로 연결되면서 채널 폭이 W n 모스트랜지스터가 내장된 인덕터 소자를 구현한다.
4. 발명의 중요한 용도
인덕터를 요구하는 반도체 소자.-
公开(公告)号：KR1019990050431A
公开(公告)日：1999-07-05
申请号：KR1019970069550
申请日：1997-12-17
Applicant: 한국전자통신연구원
IPC: H03K23/00
Abstract: 본 발명은 출력파형의 듀티 비가 1:1인 5분주회로로서, 듀티 비가 1:1인 클럭이 인가 되었을 때 '1' 상태와 '0' 상태가 같은 길이를 갖는, 즉 듀티 비가 1:1인 출력파형을 만들어내는 5 분주 회로에 관한 것이다. 일반적인 경우 플립플롭 3개와 일반 게이트들을 사용하여 5 분주 회로를 만드는데, 이 경우 출력파형의 듀티 비가 2:3, 3:2 등으로 나타난다. 따라서, 본 발명은 듀티비가 2:3인 출력파형을 만드는 5분주회로에 플립플롭과 인버터, 오아 게이트를 하나씩 첨가하여, 도 1과 같이 구성하면 출력파형의 듀티 비가 1:1인 5분주회로가 만들어진다. 종래에는 출력파형의 듀티 비가 1:1인 5분주회로를 만들기 위해서 주파수가 2배인 클럭을 사용하여 5분주 한 뒤 결과파형을 다시 플립플롭을 이용하여 2분주하는 방법을 사용하였으나 본 발명에서는 클럭의 주파수를 2배로 높이지 않아도 출력파형의 듀티 비가 1:1이 된다.
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公开(公告)号：KR1019990041054A
公开(公告)日：1999-06-15
申请号：KR1019970061585
申请日：1997-11-20
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: 본 발명은 필드 산화막으로서 TEOS 산화막을 형성한 MOS형 P-채널 이중확산 고 전압 전력소자의 제조방법을 제공한다.
본 발명에 따르면, 종래의 고전압 전력소자의 제조에 있어서 문제시되는 필드 산화막의 새부리(Birs's beak)에 의한 드리프트 영역의 확대를 방지하기 위해, 저온에서 형성이 가능한 TEOS 산화막을 형성하고, 이 TEOS 산화막을 경사식각하여 길이가 짧은 필드 산화막을 형성하여 드리프트 영역의 길이를 감소시켰다.
따라서, 본원 발명은 열산화법에 의해 필드산화막을 형성하는 종래의 기술에 비하여 드리프트 영역의 길이를 감소시키는 동시에, 드리프트 영역에 주입된 불순물의 외부확산이 방지되어 전력소자의 ON-저항이 개선된다.-
公开(公告)号：KR100205068B1
公开(公告)日：1999-06-15
申请号：KR1019950052671
申请日：1995-12-20
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: 본 발명은 금속-반도체 전계 효과 트랜지스터에 관한 것으로서, 반절연성 갈륨 비소의 반도체 기판과, 상기 반도체 기판 상부에 불순물이 도핑되지 않은 갈륨 비소로 이루어진 제1완충층과, 상기 제1완충층의 상부에 불순물이 도핑되지 않은 갈륨 비소의 우물과 불순물이 도핑되지 않은 알루미늄 갈륨비소의 장벽이 초격자 구조로 이루어진 제2완충층과, 상기 제2완충층의 상부에 불순물이 도핑되지 않은 갈륨 비소로 이루어진 제3완충층과, 상기 제3완충층의 상부에 형성된 실리콘이 도핑된 갈륨 비소로 이루어진 채널층과, 상기 채널층의 상부에 형성된 실리콘이 도핑된 갈륨 비소로 이루어진 캡층을 포함한다. 따라서, 본 발명은 무릎 전압 특성을 낮게하여 소비 전력을 줄일 수 있고 전달 콘덕턴스를 향상시킬 수 있으며 전도 특성이 전압의 변화에 대하여 넓은 영역에서 작용하므로 소자의 동작 범위가 넓다.
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Patent Agency Ranking
公开(公告)号：KR100204037B1
公开(公告)日：1999-06-15
申请号：KR1019960062147
申请日：1996-12-05
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
모스트랜지스터.
2. 발명이 해결하고자 하는 기술적 과제
소오스/드레인이 얕은 접합을 가지며 면적이 크게 줄어들고 드레인 전류의 비대칭성을 갖지 않으며, 게이트에 의한 단차 발생이 없는 모스 트랜지스터를 제공하는데 있다.
3. 발명의 해결 방법의 요지
실리콘 기판의 활성영역 상부에 패터닝된 게이트 전극과; 상기 게이트 전극의 양 측벽 부위의 상기 실리콘 기판에 불순물 확산으로 형성된 소오스/드레인 접합; 및 상기 소오스/드레인 표면으로부터 구비된 소자분리막의 상부로 연장되어 형성된 연결선용 폴리실리콘막을 포함하여, 소오스/드레인을 이온주입 및 열처리에 의해 형성하는 것이 아니고, 도핑된 연결선용 폴리실리콘막으로 부터의 확산에 의해 형성한다.
4. 발명의 중요한 용도
모스 트랜지스터를 구비하는 반도체 집적 회로-
公开(公告)号：KR1019990032178A
公开(公告)日：1999-05-06
申请号：KR1019970053153
申请日：1997-10-16
Applicant: 한국전자통신연구원
IPC: H01L27/06
Abstract: 본 발명은 고속, 고내압 BCD Power IC 소자의 제조 방법에 관한 것으로서, 3중 매몰층 및 에피층 형성공정, LDPMOS 소자의 드리프트 및 이중 웰 형성 공정, 트랜치 소자 격리 및 싱크(Sink) 확산 공정, HV-NMOS/HV-PMOS/LDNMOS의 드리프트 영역 및 HV-pnp 베이스 영역 동시형성 공정, HS-PSA 베이스 형성 및 문턱전압 조절 공정, 게이트, 다결정실리콘 에미터 전극형성 및 LDD 공정, 측면 산화막 형성 및 소스-드레인 영역형성 공정, 보호산화막 도포 및 금속전극 형성 공정을 수행하여 고주파/고내압/고집적화/고신뢰성화된 구조를 고안함으로써, 휴대폰 및 고속 HDD IC를 비롯한 고품위 정보통신 시스템, 가전제품, 자동차 전자제어 장치 등에 다양하게 사용할 수 있는 효과가 있다.
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公开(公告)号：KR1019990030780A
公开(公告)日：1999-05-06
申请号：KR1019970051196
申请日：1997-10-06
Applicant: 한국전자통신연구원
IPC: H01L27/10
Abstract: 본 발명은 고전압 소자의 항복 전압 및 온(On) 저항을 개선하고 제조 공정을 단순화하기 위한 역 방향 웰 구조를 갖는 전력 집적회로 소자의 제조 방법에 관한 것이다.
일반적으로 고전압 소자에 있어서, 드레인에 인가된 고전압을 소자 내부 및 외부의 낮은 배경 전압에 대하여 전압 항복없이 지탱시키는 것으로 p형 기판 상에 비저항이 높은 에피층을 두껍게 성장시킨 후, 이 에피층에 농도가 낮고 접합 깊이가 깊은 웰과 농도가 낮은 드리프트 영역의 접합을 형성하는 방법이 이용되었다. 그러나, 종래의 방법은 깊은 웰의 표면 농도가 불필요하게 높아 고전압 소자의 표면 농도가 낮은 드리프트 영역을 만들기가 어렵고, 또한 깊은 웰은 p형 기판으로 갈수록 농도가 낮아져 소자 동작시 펀치쓰루우가 쉽게 일어나는 문제점이 발생하였다. 따라서 본 발명은 p형 기판에 매몰층을 형성한 후 에피층을 형성시키고, 매몰층으로부터 상,하로 불순물을 확산하는 방법을 사용함으로서, 깊은 웰의 표면 농도가 불필요하게 높아지는 것을 방지할 수 있어 농도가 낮은 드리프트 영역의 n형 또는 p형 깊은 접합을 만들기가 용이하며, 드리프트 하부 영역의 웰 농도가 고농도의 구조로 이루어지므로 소자 동작시 드리프트 영역의 RESURF 효과를 극대화할 수 있고, 고전압 소자의 드리프트 영역과 p형 기판과의 펀치쓰루우를 방지할 수 있다.-
公开(公告)号：KR1019990025514A
公开(公告)日：1999-04-06
申请号：KR1019970047179
申请日：1997-09-12
Applicant: 한국전자통신연구원
Abstract: 본 발명은 전계발광 디스플레이 소자의 제조 방법에 관한 것으로, 특히 한 층 이상의 절연층과 한 층 이상의 형광막으로 이루어진 전계발광 소자 구조에, 밴드갭 조정이 가능하고 저반사율을 가진 유사다이아몬드 탄소 박막을 도입한 고휘도의 전계발광 디스플레이 소자의 제조 방법에 관한 것이다.
전계발광 디스플레이 소자들은 구성 박막이 비교적 균일하며 평탄한 박막으로 이루어져 있고, 빛이 발광되는 측의 전극은 투명한 전도성 박막으로 형성되며, 반대편의 전극은 주로 알루미늄이나 내화 금속과 같은 금속으로 형성되는데, 이러한 박막들은 반사율이 매우 커서, 외부 광원의 빛이 태양광을 비롯한 강한 광원 하에서는 선명도가 크게 저하되는 문제가 있다. 또한 절연막의 굴절율이 크기 때문에 형광막에서 발생한 빛이 대부분 전면으로 투과 되지 못하고 측면으로 새어나가는 단점이 있다.
본 발명에서는 유사다이아몬드 탄소 박막을 도입하여, 전계발광 디스플레이 반사 방지용 박막으로 적용하면 금속 박막으로부터의 반사를 막아주어 강한 외부 광원 하에서도 선명한 상을 볼 수 있으며, 밴드갭을 1.5 eV 이하로 낮게 제어하여 형광막과 계면을 형성하도록 성장시키면 전자 주입 효율을 증가시켜 휘도를 향상시킬 수 있다.-
公开(公告)号：KR1019990016059A
公开(公告)日：1999-03-05
申请号：KR1019970038481
申请日：1997-08-12
Applicant: 한국전자통신연구원
IPC: H03L7/00
Abstract: 본 발명은 통상의 저 전력 CMOS소자로 제작된 직접 디지털 주파수 합성기 디바이스의 단점인 낮은 출력 주파수를 개선하여 고속 동작의 높은 출력 주파수를 얻을 수 있도록 하므로써, 높은 주파수의 합성이 가능하고, 주파수 해상도 및 위상과 주파수의 안정도를 향상시킬 수 있으며, 주파수합성기의 디바이스 칩 크기를 줄여서, 오늘날 이동통신 기기의 주파수 합성장치에 적합한 코-딕회로를 이용한 직접 디지털 주파수 합성기에 관해 개시된다.
종래의 CMOS 소자기술로 제작된 직접 디지털 주파수합성기의 합성된 주파수는 최대 동작 클럭 주파수의 1/4에 해당하는 낮은 주파수 출력과 사인 룩업 테이블인 사인롬(Sine ROM) 크기의 제약으로 인한 낮은 주파수 해상도와 정밀도 때문에 직접 디지털 주파수 합성기 단독으로는 50MHz이상의 고해상도의 고주파 합성기로서는 부적당하였다.
종래 기술의 단점인 저해상도의 저주파수 출력을 개량하기 위하여, 종래 구조의 직접 디지털 주파수 합성기의 구조와 연결 방법을 달리하여 최종 출력이 직접 디지털 주파수 합성기 한 개의 출력 주파수보다도 4배 혹은 그 이상의 합성된 출력 주파수와 고해상도의 출력을 얻을 수 있도록 구성하였으며, 통상의 저 전력 CMOS 소자기술로 제작할 경우 소형화와 저 전력화가 가능하도록 개선하였다.
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