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公开(公告)号：KR100495802B1
公开(公告)日：2005-06-16
申请号：KR1020020065430
申请日：2002-10-25
Applicant: 한국전자통신연구원
Abstract: 본 발명은 적외선 감지용 픽셀 및 그 제조방법에 관한 것으로, 읽어내기 회로를 포함하는 반도체 기판, 반도체 기판 상부에 공간적으로 분리되어 위치하며 적외선을 감지하는 감지부 및 반도체 기판과 감지부를 연결하며, 외부에 절연 기둥 및 내부에 전도성 브릿지의 이중 실린더 모양으로 된 복수개의 지지대를 포함하고, 감지부로부터 감지된 신호는 전도성 브릿지를 통해 반도체 기판의 읽어내기 회로에 전달되는 것을 특징으로 한다. 따라서, 구조가 제조되기에 용이하며 열적 및 전기적 특성도 종래의 구조보다 양호하고, 감지기의 면적 효율이 높은 효과가 있다.
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公开(公告)号：KR100470834B1
公开(公告)日：2005-03-10
申请号：KR1020020073313
申请日：2002-11-23
Applicant: 한국전자통신연구원
IPC: H01L27/105
Abstract: 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택 제조방법을 제공한다.본 발명은 반도체 기판 상에 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막이 순차적으로 적층된 확산 차폐층을 형성하는 것을 포함한다. 상기 확산 차폐층 상에 비스무스-란탄-티타늄-산화물을 포함하는 금속 유기물 용액을 코팅한 후, 상기 코팅된 금속 유기물 용액을 건조시켜 금속 유기물을 형성한다. 상기 금속 유기물을 450℃ 내지 550℃ 온도에서 1차 열처리하여 후에 형성되는 강유전체막의 c축 방향의 결정성을 증가시킨다. 상기 1차 열처리된 금속 유기물을 2차 열처리함으로써 상기 금속 유기물을 결정화시켜 비스무스-란탄-티타늄-산화물로 구성된 강유전체막을 형성한다. 상기 강유전체막 상에 상부 전극을 형성한다. 본 발명은 적절한 확산 차폐층의 선택과 강유전체막의 제조 방법을 최적화하여 강유전체 메모리 전계 효과 트랜지스터의 특성을 향상시킬 수 있다.
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公开(公告)号：KR1020040052018A
公开(公告)日：2004-06-19
申请号：KR1020020079736
申请日：2002-12-13
Applicant: 한국전자통신연구원
IPC: G11C11/22
CPC classification number: G11C11/2273 , G11C5/025 , G11C7/18 , G11C8/14 , G11C11/2275 , G11C11/2297 , H01L27/11502
Abstract: PURPOSE: A non-volatile ferroelectric memory cell and a layout and an array structure thereof are provided to improve the stability of read and write operations by preventing a loss of recorded information due to interference of signals upon a write operation. CONSTITUTION: A bit line(40) is in parallel with a word line(10). A write signal line(20) is orthogonal to the word line(10) and the bit line(40). A read signal line(30) is in parallel with the write signal line(20) and orthogonal to the word line(10) and the bit line(40) to limit a unit cell. A MOS(Metal Oxide Semiconductor) transistor(100) switches a signal of the word line(10) upon driving the write signal line(20). A ferroelectric transistor(200) transmits the signal of the bit line(40) to the write signal line(20) in response to an output of the MOS transistor(100). A voltage source(300) is connected to the ferroelectric transistor(200) to supply a constant voltage continuously.
Abstract translation: 目的：提供非挥发性铁电存储单元及其布局和阵列结构，以通过防止由写入操作引起的信号干扰导致的记录信息丢失，从而提高读写操作的稳定性。 构成：位线（40）与字线（10）并联。 写信号线（20）与字线（10）和位线（40）正交。 读信号线（30）与写信号线（20）并联并且与字线（10）和位线（40）正交以限制单元。 MOS（金属氧化物半导体）晶体管（100）在驱动写入信号线（20）时切换字线（10）的信号。 铁电晶体管（200）响应于MOS晶体管（100）的输出将位线（40）的信号发送到写入信号线（20）。 电压源（300）连接到铁电晶体管（200）以连续地提供恒定电压。
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公开(公告)号：KR1020040045512A
公开(公告)日：2004-06-02
申请号：KR1020020073313
申请日：2002-11-23
Applicant: 한국전자통신연구원
IPC: H01L27/105
Abstract: PURPOSE: A gate stack of a ferroelectric memory FET(Field Effect Transistor) and a manufacturing method thereof are provided to be capable of optimizing the electrical characteristics of the device. CONSTITUTION: A gate stack(25) of a ferroelectric memory FET is provided with a semiconductor substrate(11) and a diffusion barrier(19) formed on the semiconductor substrate. At this time, the diffusion barrier is completed by sequentially forming a silicon oxide layer(13), a silicon nitride layer(15), and a silicon oxide layer(17). The gate stack further includes a Bi-La-Ti-O ferroelectric layer(21) formed on the diffusion barrier and an upper electrode(23) formed on the ferroelectric layer. Preferably, a (BixLa1-x)4Ti3O12 layer is used as the ferroelectric layer.
Abstract translation: 目的：提供铁电存储FET（场效应晶体管）的栅极叠层及其制造方法，能够优化器件的电气特性。 构成：铁电存储器FET的栅极堆叠（25）设置有形成在半导体衬底上的半导体衬底（11）和扩散阻挡层（19）。 此时，通过依次形成氧化硅层（13），氮化硅层（15）和氧化硅层（17）来完成扩散阻挡层。 栅堆叠还包括形成在扩散阻挡层上的Bi-La-Ti-O铁电层（21）和形成在强电介质层上的上电极（23）。 优选使用（BixLa1-x）4Ti3O12层作为铁电体层。
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公开(公告)号：KR1020040041264A
公开(公告)日：2004-05-17
申请号：KR1020020069436
申请日：2002-11-09
Applicant: 한국전자통신연구원
Abstract: PURPOSE: A pixel array for an infrared ray detector having a TFT(Thin Film Transistor) structure and a manufacturing method thereof are provided to be capable of restraining the attenuation of detected infrared ray information in short time due to thermal conductivity. CONSTITUTION: A pixel array for an infrared ray detector includes a semiconductor substrate(31) having an IC(Integrated Circuit) for reading infrared rays. At this time, the IC for reading infrared rays includes an electrode(32). The pixel array for an infrared ray detector further includes an infrared ray detecting part spaced apart from the semiconductor substrate as much as the height of an air gap(48), and a conductive connection electrode(37a) for connecting the infrared ray detecting part with the electrode. Preferably, the infrared ray detecting part includes a plurality of infrared ray detecting layers(40).
Abstract translation: 目的：提供具有TFT（薄膜晶体管）结构的红外线检测器的像素阵列及其制造方法，其能够在短时间内抑制由于导热性而导致的检测出的红外线信息的衰减。 构成：用于红外线检测器的像素阵列包括具有用于读取红外线的IC（集成电路）的半导体衬底（31）。 此时，用于读取红外线的IC包括电极（32）。 用于红外线检测器的像素阵列还包括与半导体衬底间隔开多个气隙（48）的高度的红外线检测部分和用于将红外线检测部分与 电极。 优选地，红外线检测部分包括多个红外线检测层（40）。
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Patent Agency Ranking
公开(公告)号：KR1020030090074A
公开(公告)日：2003-11-28
申请号：KR1020020028064
申请日：2002-05-21
Applicant: 한국전자통신연구원
IPC: H01L27/04
Abstract: PURPOSE: A ferroelectric device and a fabricating method therefor are provided to form a Pb(Zr,Ti)O3 layer having a high state of remnant polarization and the low leakage current by using a silicon nitride layer in a bottom electrode structure. CONSTITUTION: A silicon nitride layer(13) is formed on an upper portion of a silicon substrate(11) in order to change a characteristic of a ferroelectric layer(16). A bottom electrode(15) is formed on an upper portion of the silicon nitride layer(13). The ferroelectric layer(16) is formed on an upper portion of the bottom electrode(15). An upper electrode(17) is formed on an upper portion of the ferroelectric layer(16). The ferroelectric layer(16) includes a red zirconium titanium oxide layer. A composition ratio of Zr and Ti of the red zirconium titanium oxide layer is 25:75 to 30:70.
Abstract translation: 目的：提供一种强电介质器件及其制造方法，以通过在底部电极结构中使用氮化硅层形成具有高剩余极化状态的Pb（Zr，Ti）O 3层和低漏电流。 构成：为了改变铁电层（16）的特性，在硅衬底（11）的上部形成氮化硅层（13）。 底部电极（15）形成在氮化硅层（13）的上部。 铁电层（16）形成在底电极（15）的上部。 上电极（17）形成在铁电层（16）的上部。 铁电层（16）包括红色锆钛氧化物层。 红锆钛氧化物层的Zr和Ti的组成比为25:75〜30:70。
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公开(公告)号：KR100319757B1
公开(公告)日：2002-01-05
申请号：KR1019990058026
申请日：1999-12-15
Applicant: 한국전자통신연구원
IPC: G11C11/22
Abstract: 본발명은단위메모리셀을 '제1 상태' 또는 '제2 상태'로프로그램할때 1개의단위메모리셀을독립적으로선택하여프로그램할수 있고, 단위메모리셀에대한프로그램동작시 라이트디스터브현상을방지한, 단일강유전체트랜지스터를구비한강유전체메모리장치를제공하기위한것으로, 이를위해행 방향으로다수의워드라인과열 방향으로다수의비트라인및 소오스라인이서로교차되어매트릭스형태로배열되는다수의단위메모리셀을구비한강유전체메모리장치에있어서, 상기단위메모리셀 각각은, 상기소오스라인및 상기비트라인사이에연결되며, 게이트가상기워드라인에연결되는단일강유전체트랜지스터를구비하고, 상기단일강유전체트랜지스터의웰은열방향으로하나의공통웰라인에연결되되, 인접한다른열의공통웰라인과서로전기적으로격리되어연결되며, 상기단일강유전체트랜지스터의소오스또는드레인은열방향으로하나의상기비트라인또는상기소오스라인에공통연결되도록구성한다.
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公开(公告)号：KR102112512B1
公开(公告)日：2020-05-21
申请号：KR1020140000575
申请日：2014-01-03
Applicant: 한국전자통신연구원
IPC: G02B1/118 , H01L31/0216 , G02F1/1335
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公开(公告)号：KR101839876B1
公开(公告)日：2018-03-20
申请号：KR1020150188766
申请日：2015-12-29
Abstract: 3D 프린팅용귀금속소재는금(Au) 및금과다른제1 금속을함유하는얼로이(alloy)를포함하되, 얼로이는금(Au)을 50 중량% 이상내지 100 중량% 이하함유하고, 제1 금속을 0 중량% 초과내지 50 중량% 이하함유하고, 얼로이의융점은 400 ℃이하이다.
Abstract translation: 用于3D打印的贵金属材料包括金（Au）和含有不同的第一金属的合金，其中合金含有至少50重量％且不超过100重量％的金（Au） 含量大于0重量％至50重量％，并且烯丙基的熔点为400℃或更低。
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公开(公告)号：KR1020160121772A
公开(公告)日：2016-10-20
申请号：KR1020150188766
申请日：2015-12-29
Abstract: 3D 프린팅용귀금속소재는금(Au) 및금과다른제1 금속을함유하는얼로이(alloy)를포함하되, 얼로이는금(Au)을 50 중량% 이상내지 100 중량% 이하함유하고, 제1 금속을 0 중량% 초과내지 50 중량% 이하함유하고, 얼로이의융점은 400 ℃이하이다.
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