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公开(公告)号：KR100606288B1
公开(公告)日：2006-07-31
申请号：KR1020040099118
申请日：2004-11-30
Applicant: 한국전자통신연구원
IPC: H01L29/78 , H01L21/336 , H01L21/28
Abstract: 본 발명은 고집적도의 VDMOS(Vertical Diffused Metal Oxide Semiconductor) 트랜지스터를 2번의 포토 마스크 작업으로 제작할 수 있는 단순화된 제조방법에 관한 것이다. 본 발명은 더욱 개량된 자기 정렬 공정을 이용하고, 금속 증착시 발생하는 스텝 커버리지를 이용하여 컨택홀 및 메탈의 마스킹 작업을 생략함으로써 2번의 마스킹 작업만으로 고집적도의 VDMOS를 제작하는 방법을 제공한다.
트랜지스터, 제조 방법, VDMOS, 자기 정렬, 스텝 커버리지-
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公开(公告)号：KR100518952B1
公开(公告)日：2005-10-06
申请号：KR1020030097264
申请日：2003-12-26
Applicant: 한국전자통신연구원
IPC: H01L29/737
Abstract: 본 발명은 자기정렬된 에미터/베이스 구조를 가지는 실리콘-게르마늄(SiGe) 이종접합 바이폴라 트랜지스터의 제조 방법에 관한 것이다. 베이스 상부에 고농도의 이온이 도핑된 다결정 혹은 비정질 실리콘막으로 익스트린식 베이스 역할을 하는 베이스 전극을 형성한다. 다결정 혹은 비정질 실리콘막은 증착시 두께 조절이 용이하여 익스트린식 베이스의 저항값을 충분히 감소시킬 수 있다. 익스트린식 베이스의 두께는 인트린식 베이스의 두께에 영향을 미치지 않기 때문에 인트린식 베이스는 얇게 형성하고, 익스트린식 베이스는 두껍게 형성하여 소자의 전기적 특성을 극대화시킬 수 있다.
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公开(公告)号：KR1020050019477A
公开(公告)日：2005-03-03
申请号：KR1020030057274
申请日：2003-08-19
Applicant: 한국전자통신연구원
IPC: H01L21/335
Abstract: PURPOSE: A method for fabricating T gate in a compound semiconductor device is provided to reduce number of a manufacturing process by once coating one kind of resist. CONSTITUTION: A dielectric film(52) is formed on a semiconductor substrate(50). A resist layer is formed on the dielectric film. A resist layer pattern(54a) is formed by patterning firstly the resist layer. The compound semiconductor substrate is exposed by a first opening(62) that is formed by etching the dielectric film with the resist layer pattern as a mask. A second opening that is larger than the first opening is formed by patterning secondly the resist layer pattern. A metal film buries the first opening, simultaneously the metal film is also formed at the lower portion of the second opening and on the whole surface of the compound semiconductor substrate that the resist layer pattern is formed thereon. A T-type gate showing a leg-type in the first opening and a body-type on the dielectric film is formed by removing the resist layer pattern.
Abstract translation: 目的：提供一种在化合物半导体器件中制造T栅的方法，以通过一次涂覆一种抗蚀剂来减少制造工艺的数量。 构成：在半导体衬底（50）上形成电介质膜（52）。 在电介质膜上形成抗蚀剂层。 通过首先形成抗蚀剂层形成抗蚀剂层图案（54a）。 化合物半导体衬底通过用抗蚀剂层图案作为掩模蚀刻电介质膜而形成的第一开口（62）暴露。 大于第一开口的第二开口通过二次图案化形成抗蚀剂层图案。 金属膜掩埋第一开口，同时金属膜也形成在第二开口的下部和化合物半导体衬底的形成有抗蚀剂层图案的整个表面上。 通过去除抗蚀剂层图案，形成在第一开口中显示腿型的T型栅极和电介质膜上的体型。
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Patent Agency Ranking
公开(公告)号：KR1020040033600A
公开(公告)日：2004-04-28
申请号：KR1020020062752
申请日：2002-10-15
Applicant: 한국전자통신연구원
IPC: H01J1/30
Abstract: PURPOSE: An MIM(Metal/Insulator/Metal) emitter of field emission display and a method for manufacturing the same are provided to deposit an etch stopper on a tunneling insulation film of an MIM emitter through a simple process method. CONSTITUTION: A method for manufacturing an MIM(Metal/Insulator/Metal) emitter of field emission display comprises a step of patterning a lower electrode(116) on a substrate(110), a step of forming a tunneling insulation film(120) and a field insulation film(118) on the lower electrode, a step of forming an etch stopper(123) made of a ZnO thin film on the field insulation film and the tunneling insulation film, a step of etching a protection layer(126), a bus electrode(124), and a contact electrode(122) by forming the contact electrode, the bus electrode, and the protecting layer in order, a step of wet-etching the etch stopper, the contact electrode, the bus electrode, and the protecting layer as a mask, and a step of forming an upper electrode(128) on the tunneling insulation film.
Abstract translation: 目的：提供场发射显示器的MIM（金属/绝缘体/金属）发射体及其制造方法，以通过简单的工艺方法在MIM发射器的隧道绝缘膜上沉积蚀刻停止层。 构成：用于制造场发射显示器的MIM（金属/绝缘体/金属）发射体的方法包括在衬底（110）上图形化下电极（116）的步骤，形成隧道绝缘膜（120）和 在所述下电极上的场绝缘膜（118），在所述场绝缘膜和所述隧道绝缘膜上形成由ZnO薄膜制成的蚀刻停止器（123）的步骤，蚀刻保护层（126）的步骤， 总线电极（124）和接触电极（122），通过依次形成接触电极，总线电极和保护层，湿法蚀刻蚀刻停止器，接触电极，总线电极和 保护层作为掩模，以及在隧道绝缘膜上形成上电极（128）的步骤。
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公开(公告)号：KR100398046B1
公开(公告)日：2003-09-19
申请号：KR1020010047622
申请日：2001-08-08
Applicant: 한국전자통신연구원
IPC: H01L21/768
Abstract: PURPOSE: A method for fabricating a metal interconnection of a semiconductor device is provided to prevent a fine pillar-type metal pattern, by making metal layers connected by a pillar-type metal pattern, by forming the metal pattern after a process for patterning a metal layer for forming a lower metal interconnection, by having the lower metal interconnection and the metal pad made of a metal layer, and by making the lower portion of the metal pattern broader than the upper portion. CONSTITUTION: An interlayer dielectric is formed on a semiconductor substrate(301) and patterned to form a contact hole so that a predetermined portion of the substrate is exposed. A metal layer and an anti-reflective coating(ARC) are sequentially formed on the interlayer dielectric to fill the contact hole. The ARC is patterned. The metal layer in the exposed portion is etched to form a lower metal interconnection. After a photoresist layer is formed, a predetermined photoresist layer pattern is formed on the ARC. The photoresist layer is patterned to make the photoresist layer left between the lower metal interconnections. After the ARC is patterned, the metal layer in the exposed portion is etched to form the metal pattern. After a spacer(306) is formed on the sidewall of the metal pattern and the lower metal interconnection, the metal layer in the exposed portion is etched. The second interlayer dielectric(313) is formed and planarized until the surface of the metal pattern is exposed. A metal interconnection is formed on the second interlayer dielectric.
Abstract translation: 目的：提供一种用于制造半导体器件的金属互连的方法，以通过在用于图案化金属图案的工艺之后形成金属图案来制造通过柱型金属图案连接的金属层来防止细柱型金属图案 通过使下金属互连和由金属层制成的金属焊盘以及通过使金属图案的下部比上部宽而形成下金属互连。 构成：在半导体衬底（301）上形成层间电介质并将其图案化以形成接触孔，使得衬底的预定部分被暴露。 在层间电介质上顺序形成金属层和抗反射涂层（ARC）以填充接触孔。 ARC是图案化的。 暴露部分中的金属层被蚀刻以形成下金属互连。 在形成光致抗蚀剂层之后，在ARC上形成预定的光致抗蚀剂层图案。 将光致抗蚀剂层图案化以使光致抗蚀剂层留在下金属互连之间。 在ARC被图案化之后，暴露部分中的金属层被蚀刻以形成金属图案。 在金属图案的侧壁和下金属互连上形成间隔件（306）之后，蚀刻暴露部分中的金属层。 形成并平坦化第二层间电介质（313），直到金属图案的表面暴露。 在第二层间电介质上形成金属互连。
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公开(公告)号：KR1020160140354A
公开(公告)日：2016-12-07
申请号：KR1020160030457
申请日：2016-03-14
Applicant: 한국전자통신연구원
IPC: H01L21/82 , H01L29/24 , H01L21/324 , H01L21/56 , H01L21/02 , H01L21/8258
Abstract: 반도체소자의제조방법은기판을제공하는것; 상기기판상부에도전형을가지는적어도한 개이상의도핑영역을형성하는것;; 상기기판상에도전성을갖는불순물또는패시베이션물질을포함하고있는캐핑층을형성하는것; 및상기기판을열처리하여상기캐핑층과접하는상기기판의상부에도전형을가지는확산영역을형성하거나상기기판의상부의표면을개질하는것을포함하되, 상기기판은실리콘카바이드(SiC) 기판이다.
Abstract translation: 一种制造半导体器件的方法包括：提供衬底; 在衬底上形成具有典型形状的至少一个掺杂区域; 在衬底上形成覆盖层，覆盖层包括导电杂质或钝化材料; 并且对衬底进行热处理以形成扩散区域，该扩散区域在与衬底层接触的衬底的顶部上具有突起，或者用于修改衬底的顶部表面，其中衬底是碳化硅（SiC）衬底。
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公开(公告)号：KR101593601B1
公开(公告)日：2016-02-15
申请号：KR1020140039956
申请日：2014-04-03
Applicant: 한국전자통신연구원
IPC: B29C33/42 , H01L21/027
CPC classification number: B29C33/3842 , B29C45/17 , B29C59/002 , B29C2033/385 , B29L2031/757
Abstract: 본발명은베이스몰드및 몰드의제조방법에관한것으로, 보다구체적으로는기판상에서로이격되어차례로적층된제1막및 제2막을형성하는것; 상기제1막을패터닝하여제1패턴을형성하는것; 상기제1패턴의양 측벽들상에제1스페이서를형성하는것; 상기제1스페이서를식각마스크로상기제2막을식각하여, 제2패턴을형성하는것; 상기제1스페이서를제거하여, 상기기판상에상기제1패턴및 상기제2패턴을포함하는적층구조체를형성하는것; 및상기적층구조체를덮는몰드막을형성하는것을포함하는몰드의제조방법에관한것이다.
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公开(公告)号：KR1020150010472A
公开(公告)日：2015-01-28
申请号：KR1020130085554
申请日：2013-07-19
Applicant: 한국전자통신연구원
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/4238 , H01L29/7802 , H01L29/7811
Abstract: 본 발명은 전력 정류 소자를 개시한다. 그의 소자는, 기판과, 상기 기판 상의 소스 층과, 상기 소스 층 상의 채널 층과, 상기 채널 층 상에 개별적으로 분리된 게이트 패턴들과, 상기 게이트 패턴들과 상기 채널 층 사이의 게이트 절연막들과, 상기 게이트 패턴들 사이의 상기 채널 층 내에 형성된 드레인을 포함한다. 상기 게이트 패턴들은, 상기 기판의 셀(Cell) 영역 상에서 넓은 선폭(wide width)과 좁은 선폭(short width)이 조합된 십자 모양, 티자 모양, 원형 모양, 직사각형 모양, 팔각형 모양 중 어느 하나의 모양으로 배치되고, 상기 기판 가장자리(Peripheral) 영역을 둘러싸는 링 모양으로 배치될 수 있다.
Abstract translation: 本发明公开了一种电力整流装置。 根据本发明的电力整流装置包括衬底，衬底上的源极层，源极层上的沟道层，形成在沟道层上并彼此分离的栅极图案，插入在栅极图案之间的栅极绝缘层和 沟道层，以及沟槽层中形成的漏极，插入在栅极图案之间。 栅极图案可以以通过组合具有宽线宽度的线和窄线宽窄线形成的交叉形状之一形成在基板的单元区域上，T形，圆形， 矩形形状和八边形，并且可以设置成围绕基板的周围区域以环形形状。
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