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公开(公告)号：KR100163742B1
公开(公告)日：1998-12-01
申请号：KR1019940036029
申请日：1994-12-22
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 본 발명은 반도체 장치의 제조방법에 있어서, 개선된 T형 게이트를 형성하는 방법에 관한 것이다.
본 발명에 의해 제작된 공중교각(airbridge) 형태의 T-게이트에 의하면, 게이트 금속이 화학적인 방법으로 증착된 절연막에 의해 접촉되기 때문에 종래의 포토레지스트와 게이트 금속 사이에서 나타날 수 있는 계면에 따른 측면방향의 Au 성장을 억제할 수 있으며, 금속선 간의 단락의 발생을 방지할 수 있기 때문에 금속선 간의 간격을 줄일 수 있다.
또한, 공정을 안정화시킴과 아울러 단순화시킬 수 있기 때문에 수율을 향상시킬 수 있다.-
公开(公告)号：KR1019980050969A
公开(公告)日：1998-09-15
申请号：KR1019960069817
申请日：1996-12-21
Applicant: 한국전자통신연구원
IPC: H01L21/335
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
다중게이트의 제조 방법
2. 발명이 해결하고자 하는 기술적 과제
좁은 간격의 다중 게이트 전극을 가지는 소자를 제어성 좋게 제조할 수 있도록 하기 위함.
3. 발명의 해결 방법의 요지
선택성장 방법으로 한 번의 리소그라피 공정으로 리세스 식각을 할 수 있고, 에피층 두께, 도핑농도를 조절하여 소자의 특성을 조절할 수 있고, 리소그라피 공정으로 게이트를 형성하여 선폭이 작은 다중 게이트를 손쉽게 형성함으로써 좁은 간격의 다중 게이트 전극을 가지는 소자를 제작할 수 있다.
4. 발명의 중요한 용도
반도체 소자 제조-
公开(公告)号：KR100141340B1
公开(公告)日：1998-06-01
申请号：KR1019940019489
申请日：1994-08-08
Applicant: 한국전자통신연구원
IPC: H01L29/812
Abstract: 본 발명은 HEMT 소자제작에 있어서 사용되는 T-게이트 형성방법에 관한 것으로, 종래기술에서 전자빔에 의한 이중 노광을 사용할 경우 전자빔 리소그래피의 단점인 처리량에 치명적인 영향을 미치는 문제점을 해결하기 위하여 본 발명에서는 MIBK : IPA = 1 : 1 현상액에서 60초 동안 PMMA현상을 한 후 섭씨 120도 열판에서 경화건조를 행하고 AZ5214E 레지스트(12)를 1.2um 도포한 후 연화건조(soft bake)를 120도에서 90초 동안 열판에서 행한 후, 250mW/㎠의 강도를 갖는 GCA I-라인 스텝퍼(11)로 0.2초 동안 노광한 후, 형상반전 건조를 위한 베이킹을 열판에서 2분 동안 수행한 후 강도 7.9mW/㎠를 갖는 밀착기(contact printer)에서 20초 동안 투광 노출을 행한 다음 MIF-255 : MIF-230 = 1 :1 의 현상액에서 65초 동안 수행한 후 게이트 금속막(5)을 1um 이하 원하는 두께 만큼 증착하고 리프트 � �프 공정에 의해서 T-게이트를 형성하는 방법을 제공함으로써 T-게이트 헤드 부위의 단면적이 크게 되어 게이트 저항과 잡음을 최대한 줄일 수 있는 HEMT소자 제작이 가능하다.
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公开(公告)号：KR1019970054427A
公开(公告)日：1997-07-31
申请号：KR1019950048736
申请日：1995-12-12
Applicant: 한국전자통신연구원
IPC: H01L29/772 , H01L29/737
Abstract: 본 발명은 절연막 스페이서(spacer)로 소자를 격리시킴(isolation)으로써 선택적 MOCVD 재성장시 기존의 에피택셜 층을 보호할 수 있으며 게이트 전극이 격리영역의 활성층과 서로 분리되어 소자의 전기적 특성을 개선시킬 수 있는 집적화 방법에 관한 것으로서, 그 특징은 전계효과형 소자와 이종접합 소자의 집적화 방법에 있어서, 산화막과 질화막으로 구성된 이중 절연막 패턴을 사용하여 격리영역을 정의하는 제1과정과, 격리영역의 측면에 이중 절연막 스페이서를 형성하는 제2과정 및 유기 금속 화학 증착방법(MOCVD)으로 화합물 반도체 소자용 에피택셜 층을 선택적으로 재성장하는 제3과정을 포함하는 데에 있으므로, 본 발명은 이중 절연막 스페이서와 선택적 MOCVD 재성장 방법을 이용하여 전계효과형 갈륨비소 반도체 소자와 이종접합형 반도체 소자를 동시에 동일한 기판에 집적화하여 종래의 제작방법에 비하여 재성장시 상호 불순물 오염을 방지할 수 있어 우수한 재성장 에피택셜 층을 얻을 수 있으며 절연막 스페이서에 의해서 소자의 활성영역이 격리되기 때문에 소자의 집적도를 높일 수 있고 전기적 특성을 개선시킬 수 있다는 데에 그 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR1019970030931A
公开(公告)日：1997-06-26
申请号：KR1019950040300
申请日：1995-11-08
Applicant: 한국전자통신연구원
IPC: H01L29/772
Abstract: 본 발명은 도금을 이용하여 저저항금속을 중첩시키는 MESFET 게이트 금속 중첩방법에 관한 것이다.
본 발명은 MESFET에 게이트 금속이 드러나도록 절연박막으로 평탄화시키는 제1공정; 기저금속을 증착하는 제2공정; 포토레지스트로 게이트 영역을 정의하는 제3공정; 기저금속을 식각하고 포토레지스트를 열처리하여 도금하기 위한 영역을 분리하는 제4공정; 저저항 금속을 도금하는 제5공정; 포토레지스트를 제거하는 제6공정; 기저금속을 제거하는 제7공정을 포함한다.
E-beam을 이용하지 않고 T-형의 게이트와 배선금속을 형성하기 때문에 생산성을 향상시킬 수 있으며, 도금에 의해 배선금속이 만들어지기 때문에 리프트-오프에 의한 배선공정에 비해 생산원가를 줄일 수 있는 동시에 게이트의 형상이 대칭으로 형성되는 효과가 있다.-
公开(公告)号：KR1019970003740B1
公开(公告)日：1997-03-21
申请号：KR1019930027221
申请日：1993-12-10
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: (a) The GaAs buffer layer(2), the electric gas layer of the second dimension(3), the AlGaAs space layer(4), the n-type AlGaAs source layer(5), the etching barrier layer(6) of the thin AlxGa1-xAs for the improvement of the gate recessing process is formed one by one. (b) The T-type photoresist gate pattern(8) is formed on that, and the gate recessing process is operated. (c) The T-type gate metal(9) is deposited on that, after the T-type photoresist gate pattern is removed, the first ECR insulator(10) is formed. (d) Next, the second ECR insulator(11) is left on the t-type gate metal side part and the recess etching region of the GaAs cap layer by etching the first ECR insulator. (e) The source/drain ohmic metal(12) is self-aligned by using the t-type gate metal and the second ECR insulator, so the capacity of the element is improved.
Abstract translation: （a）GaAs缓冲层（2），第二维（3）的电气层，AlGaAs空间层（4），n型AlGaAs源层（5），蚀刻阻挡层（6） 用于改善栅极凹陷处理的薄AlxGa1-xAs一个接一个地形成。 （b）在其上形成T型光致抗蚀剂栅极图案（8），并且栅极凹陷处理被操作。 （c）T型栅极金属（9）沉积在其上，在T型光致抗蚀剂栅极图案被去除之后，形成第一ECR绝缘体（10）。 （d）接下来，通过蚀刻第一ECR绝缘体，将第二ECR绝缘体（11）留在GaAs盖层的t型栅极金属侧部分和凹陷蚀刻区域上。 （e）源极/漏极欧姆金属（12）通过使用t型栅极金属和第二个ECR绝缘体自对准，因此元件的容量得到改善。
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公开(公告)号：KR1019950021254A
公开(公告)日：1995-07-26
申请号：KR1019930027215
申请日：1993-12-10
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 본 발명은 ECR절연막의 수평성장을 이용한 게이트 금속의 형성방법에 관한 것으로서 종래에 게이트 주변의 알루미늄 갈류비소 표면에서 생기는 문제점을 해결하기 위하여, 본 발명에서는 T형 금속게이트 감광막(5,6)의 형성공정(가)과, 저온절연막(70을 전면에 증착하는 공정(나)과, 건식식각에 의한 절ㅇ련막의 되식각 공정(다)과,상기공정(다)의 형상을 이용한 리쎄스 식각된 부분(8)을 형성하는 공정(라)과, 게이트금속(9)을 증착하는공정(마)과, 리프트 오프 방법에 의해서 짧은 T형 게이트(9a)를 형성하는 공정(바)을 제공함으로써 게이트 금속길이를 짧게하여 소자의 성능을 향상시키고 게이트 주변의 알루미늄 갈룸비소 표면에서 생기는 문제점을 해결하고, 소자의 신뢰도를 향상시켜 경제성을 개선시킬 수있다.
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