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公开(公告)号：KR1019970018086A
公开(公告)日：1997-04-30
申请号：KR1019950034011
申请日：1995-09-30
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 낮은 면저항을 가지며, 소자의 신뢰성을 향상시킬 수 있는 반도체장치의 게이트전극 형성방법에 대해 기재되어 있다.
이는, 반도체기판 상에 형성된 게이트절연막 상에 폴리실리콘을 증착하는 단계, 폴리실리콘층의 표면을 평탄화하는 단계 및 표면이 평탄한 폴리실리콘층 상에 실리사이드층을 형성하는 단계를 포함하여 이루어진다.
따라서, 단차로 인한 응집현상을 방지하고, 스트레스에 의한 크랙발생을 억제하며, 실제적인 게이트라인의 길이를 줄여 면저항을 감소시킬 수 있다.-
公开(公告)号：KR1019970018073A
公开(公告)日：1997-04-30
申请号：KR1019950032991
申请日：1995-09-29
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 본 발명은 다결정실리콘 기판상의 웜홀(wormhole)의 발생을 억제할 수 있는 텅스텐 폴리사이드 게이트 전극 형성 방법에 관한 것으로서, SiH
2 Cl
2 /WF
6 의 기체 유량 흐름비를 50 이상으로 하여 과실리콘상(High Si-rich Phase)의 텅스텐 실리사이드 막을 증착하는 제1단계; 및 SiH
2 Cl
2 /WF
6 의 기체 유량 흐름비를 40 이하로 하여 텅스텐 실리사이드를 증착하는 제2단계를 포함함을 특징으로 한다.
상술한 바와 같이 본 발명에 의하면 텅스텐 실리사이드를 2단계로 나누어 진행할 경우, 1단계 증착에서 SiH
2 Cl
2 /WF
6 흐름비를 크게하여 진행하기 때문에 WF
6 와 하부 다결정실리콘과의 반응을 억제하므로 웜홀생성을 방지할 수 있으며, 또한 과실리콘상(Si-rich phase)의 텅스텐실리사이드 막이 하부에 증착됨으로써 결과적으로 텅스텐 실리사이드 막의 스트레스(stress)도 낮출수 있는 장점이 있다.-
公开(公告)号：KR1019960035907A
公开(公告)日：1996-10-28
申请号：KR1019950004715
申请日：1995-03-08
Applicant: 삼성전자주식회사
IPC: H01L21/335
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公开(公告)号：KR1019950007960B1
公开(公告)日：1995-07-21
申请号：KR1019920011024
申请日：1992-06-24
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: The method includes the steps of forming a HTO film (3) and a CVD oxide film (5) on a semiconductor substrate (1) having devices, forming a first thermal stress buffer layer (6), i.e., PE-SiH4 oxide film or TEOS oxide film thereon, forming a tungsten contact layer (7) on the buffer layer (6), forming a tungsten metal wiring (9) on the contact layer (7), forming a second thermal stress buffer layer (10) on the metal wiring (9), and forming a CVD oxide film (11) thereon, thereby relieving the thermal stress of tungsten to prevent the generation of voids in the CVD-oxide film.
Abstract translation: 该方法包括以下步骤：在具有器件的半导体衬底（1）上形成HTO膜（3）和CVD氧化物膜（5），形成第一热应力缓冲层（6），即PE-SiH4氧化物膜或 在其上形成TEOS氧化膜，在缓冲层（6）上形成钨接触层（7），在接触层（7）上形成钨金属布线（9），在金属上形成第二热应力缓冲层（10） 布线（9），并在其上形成CVD氧化膜（11），从而减轻钨的热应力，以防止在CVD氧化膜中产生空隙。
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Patent Agency Ranking
公开(公告)号：KR1019940014888A
公开(公告)日：1994-07-19
申请号：KR1019920023268
申请日：1992-12-04
Applicant: 삼성전자주식회사
IPC: C23C16/06
Abstract: 본 발명은 선택적 텅스텐 증착공정을 이용한 반도체장치의 비아 콘택(Via contact)매립방법에 관한 것으로, 선택적 텅스텐 증착공정에 있어서 발생할 수 있는 선택성 저하를 방지하기 위하여 선택적 텅스텐 증착단계와, 상기 턴스텐 증착단계 사이에 증착된 텅스텐막을 대기중에 노출시키는 단계를 반복적으로 행하는 다단계공정에 의해 반도체장치의 비아 콘택을 매립하는 것을 특징으로 한다.
본 발명에 의하면, 비아 콘택홀 매립을 위한 선택적 텅스텐 증착공정시 발생하는 선택성 저하를 방지할 수 있으므로 선택성 저하에 따른 금속배선의 단락등과 같은 문제를 해결하여 반도체장치의 제조시 수율을 증가시킬 수 있게된다.-
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公开(公告)号：KR101678967B1
公开(公告)日：2016-11-24
申请号：KR1020100097808
申请日：2010-10-07
Applicant: 삼성전자주식회사
Abstract: 전송신뢰성이향상된도광층을포함하는반도체기판의도광층형성방법이제공된다. 반도체기판의도광층형성방법은반도체기판에트랜치를형성하고, 트랜치내부및 기판상에피복층과프리(pre) 도광층을형성하되, 프리도광층의양측단부중 어느하나의단부만트랜치의내측벽과맞닿도록피복층과프리도광층을형성하고, 기판을열처리하여프리도광층을도광층으로형성하는것을포함한다.
Abstract translation: 一种在半导体衬底中形成具有改善的透射可靠性的导光层的方法，所述方法包括在所述半导体衬底中形成沟槽，在所述沟槽中形成包覆层和预备导光层，使得只有一个相对侧端部 所述预备光导层与所述沟槽的内侧壁接触，并对所述基板进行热处理，以将所述初步导光层改变为所述导光层。
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公开(公告)号：KR101670451B1
公开(公告)日：2016-10-31
申请号：KR1020100022161
申请日：2010-03-12
Applicant: 삼성전자주식회사
IPC: H01L21/762 , H01L21/74 , H01L21/84 , H01L27/108 , H01L27/12
CPC classification number: H01L21/76254 , H01L21/743 , H01L21/84 , H01L27/10817 , H01L27/10855 , H01L27/10876 , H01L27/10885 , H01L27/10894 , H01L27/1203
Abstract: 도전막매립형기판을형성하기위하여, 단결정반도체기판의제1 표면아래에수소이온주입층을형성한다. 상기단결정반도체기판상에도전막을형성한다. 상기도전막의상부표면에실리콘산화막을형성한다. 상기실리콘산화막과지지기판을접합시켜예비도전막매립형기판을형성한다. 상기이온주입층을따라단결정반도체기판을분리한다. 상기공정을통해형성된도전막매립형기판을이용하여우수한성능의소자를제조할수 있다.
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公开(公告)号：KR101645256B1
公开(公告)日：2016-08-03
申请号：KR1020090119107
申请日：2009-12-03
Applicant: 삼성전자주식회사
Abstract: 광도파로소자를제공한다. 광도파로소자는벌크실리콘웨이퍼와, 벌크실리콘웨이퍼의일부분에형성된트랜치영역과, 트랜치영역내에형성된하부클래드층과, 트랜치영역의일측벽으로부터떨어져하부클래드층상에형성된광도파로코아층과, 광도파로코아층을덮도록형성된상부클래드층을포함한다. 하부클래드층은트랜치영역에완전히매립되어구성된다. 광도파로코아층은광 누설손실이 10dB/mm 기준일때 다음식을만족하도록상기트랜치영역의일측벽으로부터떨어져형성된다. 식은 0.15㎛
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