公开(公告)号：KR1020110022041A

公开(公告)日：2011-03-04

申请号：KR1020117000250

申请日：2009-06-25

Applicant: 스미토모덴키고교가부시키가이샤

Inventor： 하시모토신 ,  다나베다츠야

IPC: H01L21/20

CPC classification number: C23C16/303 ,  C30B25/02 ,  C30B29/403 ,  H01L21/0242 ,  H01L21/02458 ,  H01L21/0254 ,  H01L21/02658

Abstract: 본 발명은 성막하고자 하는 박막을 구성하는 재료의 격자 정수에 따라 계면 부근에서의 결정 특성을 향상시킬 수 있는 성막 방법을 제공하는 것을 목적으로 한다. 구체적으로는, 성막하고자 하는 박막을 구성하는 재료의 격자 정수와, 박막이 성막되는 기판의 한쪽 주표면을 구성하는 재료의 격자 정수에 따라, 주표면을 따른 방향에 대하여 기판을 만곡시킨다. 그리고, 기판을 만곡시킨 상태에서, 그 기판의 한쪽 주표면 상에 박막을 성막한다.

公开(公告)号：KR1020070107572A

公开(公告)日：2007-11-07

申请号：KR1020067024390

申请日：2006-03-01

Applicant: 스미토모덴키고교가부시키가이샤

Inventor： 하시모토신 ,  기야마마코토 ,  다나베다츠야 ,  미우라고우헤이 ,  사쿠라다다카시

IPC: H01L29/12

CPC classification number: H01L29/7802 ,  H01L29/0878 ,  H01L29/2003 ,  H01L29/8611 ,  H01L29/872

Abstract: This invention provides an epitaxial substrate for a vertical gallium nitride semiconductor device having a structure that can realize an n--type gallium nitride film having a desired low carrier concentration on an n-type gallium nitride substrate. A gallium nitride epitaxial film (65) is provided on a gallium nitride substrate (63). A layer region (67) is provided within the gallium nitride substrate (63) and the gallium nitride epitaxial film (65). The interface of the gallium nitride substrate (63) and the gallium nitride epitaxial film (65) is located within the layer region (67). In the layer region (67), a donor impurity along an axis from the gallium nitride substrate (63) to the gallium nitride epitaxial film (65) has a peak value of not less than 1 x 10^18 cm-3. The donor impurity is at least any one of silicon and germanium.

Abstract translation: 本发明提供了一种用于垂直氮化镓半导体器件的外延衬底，其具有能够实现在n型氮化镓衬底上具有期望的低载流子浓度的n型氮化镓膜的结构。 氮化镓外延膜（65）设置在氮化镓衬底（63）上。 在氮化镓衬底（63）和氮化镓外延膜（65）内设置一个层区（67）。 氮化镓衬底（63）和氮化镓外延膜（65）的界面位于层区（67）内。 在层区域（67）中，沿着从氮化镓衬底（63）到氮化镓外延膜（65）的轴的施主杂质的峰值不小于1×10 18 cm -3。 施主杂质是硅和锗中的至少任一种。

公开(公告)号：KR1020080083285A

公开(公告)日：2008-09-17

申请号：KR1020087015068

申请日：2006-10-16

Applicant: 스미토모덴키고교가부시키가이샤

Inventor： 후지와라신스케 ,  우에무라도모키 ,  오카히사다쿠지 ,  우에마츠고지 ,  오쿠이마나부 ,  니시오카무네유키 ,  하시모토신

IPC: H01L21/20 ,  H01L29/201 ,  C30B29/38 ,  H01L33/02

CPC classification number: H01L21/02658 ,  C30B25/02 ,  C30B29/403 ,  H01L21/02389 ,  H01L21/0254

Abstract: This invention provides an AlxGayIn1-x-yN crystal substrate (12) having a main plane (12m) having an area of not less than 10 cm2. The main plane (12m) has an outer area (12w) which is within 5 mm from the outer periphery and an inner area (12n) which is an area other than the outer area. The inner area (12n) has a total dislocation density of not less than 1 x 102 cm-2 and not more than 1 x 106 cm-2. The above constitution can provide an AlxGayIn1-x-yN crystal substrate as a semiconductor device, which is large and has suitable dislocation density, a semiconductor device comprising the AlxGayIn1-x-yN crystal substrate, and a method for manufacturing the same.

Abstract translation: 本发明提供具有面积不小于10cm 2的主平面（12m）的Al x Ga y In 1-x-y N晶体衬底（12）。 主平面（12m）具有与外周5mm以内的外部区域（12w）和作为外部区域以外的区域的内部区域（12n）。 内部区域（12n）的总位错密度不小于1×102cm-2且不大于1×106cm-2。 上述结构可以提供Al x Ga y In 1-x-y N晶体衬底作为半导体器件，其尺寸大并且具有合适的位错密度，包括Al x Ga y In 1-x-y N晶体衬底的半导体器件及其制造方法。

公开(公告)号：KR1020120052287A

公开(公告)日：2012-05-23

申请号：KR1020127003308

申请日：2009-08-06

Applicant: 스미토모덴키고교가부시키가이샤

Inventor： 하시모토신 ,  다나베다츠야

IPC: H01L21/205 ,  C23C16/46

CPC classification number: C23C16/46 ,  C30B25/10 ,  C30B25/16 ,  H01L21/02381 ,  H01L21/0242 ,  H01L21/02458 ,  H01L21/02502 ,  H01L21/02507 ,  H01L21/0254 ,  H01L21/0262

Abstract: 반도체 기판(10) 등을 가열 분위기 속에서 성막시킬 때에는, 승온시키는 것만으로도 반도체 기판(10)에는 상당한 휨(만곡)이 발생한다. 휨이 원인이 되어, 기판(10) 상에 성막된 막질의 균질성이 열화되거나, 기판(10)에 크랙이 발생하기 쉬워지는 등의 문제가 일어난다. 따라서, 본 발명의 성막 장치(200)는 기판(10)의 주표면의 상측과 하측의 양쪽 모두로부터 기판(10)을 가열함으로써, 주표면의 상측과 하측과의 온도 구배(온도차)를 작게 하여 기판(10)의 휨을 억제한다. 기판(10)의 곡률 또는 휨을 측정하는 측정부(5)를 구비하는 것이 더욱 바람직하다.

公开(公告)号：KR1020080011264A

公开(公告)日：2008-02-01

申请号：KR1020067027121

申请日：2006-03-03

Applicant: 스미토모덴키고교가부시키가이샤

Inventor： 하시모토신 ,  기야마마코토 ,  사쿠라다다카시 ,  다나베다츠야 ,  미우라고우헤이 ,  미야자키도미히토

IPC: H01L21/20 ,  H01L29/78

CPC classification number: H01L29/7787 ,  H01L21/02389 ,  H01L21/02458 ,  H01L21/0254 ,  H01L21/02573 ,  H01L21/0262 ,  H01L29/2003 ,  H01L29/66462

Abstract: Disclosed is a high-electron-mobility transistor having a high-purity channel layer and a high-resistance buffer layer. Specifically disclosed is a high-electron-mobility transistor (11) comprising a supporting base (13) composed of a gallium nitride, a buffer layer (15) composed of a first gallium nitride semiconductor, a channel layer (17) composed of a second gallium nitride semiconductor, a semiconductor layer (19) composed of a third gallium nitride semiconductor, and an electrode structure (a gate electrode (21), a source electrode (23) and a drain electrode (25)) for the transistor (11). The band gap of the third gallium nitride semiconductor is larger than that of the second gallium nitride semiconductor. The carbon concentration Nc1 in the first gallium nitride semiconductor is not less than 4 X 10^17 cm-3, and the carbon concentration Nc2 in the second gallium nitride semiconductor is less than 4 X 10^16 cm-3.

Abstract translation: 公开了具有高纯度沟道层和高电阻缓冲层的高电子迁移率晶体管。 具体公开了一种高电子迁移率晶体管（11），包括由氮化镓构成的支撑基底（13），由第一氮化镓半导体构成的缓冲层（15），由第二氮化镓构成的沟道层（17） 氮化镓半导体，由第三氮化镓半导体构成的半导体层（19）和用于晶体管（11）的电极结构（栅电极（21），源电极（23）和漏电极（25））， 。 第三氮化镓半导体的带隙大于第二氮化镓半导体的带隙。 第一氮化镓半导体中的碳浓度Nc1为4×10 ^ 17cm -3以上，第二氮化镓半导体中的碳浓度Nc2小于4×10 ^ 16cm-3。