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公开(公告)号：KR101550596B1
公开(公告)日：2015-09-08
申请号：KR1020090097774
申请日：2009-10-14
CPC classification number: H01M8/248 , Y10T24/318
Abstract: 본발명의예시적인실시예에따른연료전지스택은, ⅰ)다수의단위셀들을연속적으로배치하여이루어지는전기발생집합체와, ⅱ)상기전기발생집합체의양측에각각밀착되게배치되는엔드플레이트와, ⅲ)상기엔드플레이트들을강선로프로서체결하며상기전기발생집합체를상기강선로프의장력으로서가압하고, 상기강선로프의길이및 장력조절이가능하게구성되는체결장치를포함한다.
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公开(公告)号：KR100976697B1
公开(公告)日：2010-08-18
申请号：KR1020080056410
申请日：2008-06-16
Applicant: 한국과학기술원
IPC: H03M1/12
Abstract: 본 발명은 잔류전압 증폭기 및 이를 이용한 아날로그/디지털 변환기에 관한 것으로, 다단구조(Multi-stage) 아날로그/디지털 변환기(Analog Digital Converter, 이하 'ADC'라 함)에서 각 단의 잔류전압 증폭기(Residue Amplifier)가 기능을 함에 있어, 디지털/아날로그 변환기(Digital Analog Converter, 이하 'DAC'라 함)의 동작을 위해 필요한 기준전압을 별도의 기준전압 공급기로부터 제공받지 않고, ADC의 전원전압으로 사용되는 LDO(Low Drop-Out Regulator)에 의해 생성된 안정화된 전압을 이용함으로써, 기존의 설계에서는 필수 구성요소 중의 하나이던 기준전압 공급기를 제거함에 따라 전력소모 및 칩 면적을 줄이는 설계가 가능하고, 입력신호를 최대 전원전압까지 처리할 수 있도록 함에 따라 낮아진 전원전압 조건에서 입력신호의 다이나믹 레인지(Dynamic Range, DR)를 개선할 수 있는 효과가 있다.
잔류전압 증폭기, MDAC, 파이프라인, ADC, LDO-
公开(公告)号：KR1020110040487A
公开(公告)日：2011-04-20
申请号：KR1020090097774
申请日：2009-10-14
CPC classification number: H01M8/248 , Y10T24/318
Abstract: PURPOSE: A joint device is provided to reduce a dead volume of an end plate and to pressurize and join the end plate through predetermined virtual pressure regardless of the length of a stack. CONSTITUTION: A fuel cell stack(100) includes: an electricity generating assembly(10) in which a plurality of unit cells(11) are consecutively arranged; end plates(30,40) which are closely arranged at both sides of the electricity generating assembly; and a joint device(200) which joins the end plates by a steel rope(111), pressurizes the electricity generating assembly by the tension of the steel rope, and enables the control of the length and tension of the steel rope.
Abstract translation: 目的：提供一种关节装置，以减小端板的死体积，并且不管堆叠的长度如何，通过预定的虚拟压力加压和连接端板。 构成：燃料电池堆（100）包括：发电组件（10），其中连续布置多个单电池（11）; 紧密配置在发电组件两侧的端板（30,40）; 以及通过钢绳（111）连接端板的接合装置（200），通过钢绳的张力对发电组件进行加压，能够控制钢丝绳的长度和张力。
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公开(公告)号：KR101007063B1
公开(公告)日：2011-01-12
申请号：KR1020080107657
申请日：2008-10-31
Applicant: 한국과학기술원
IPC: H03M1/12
CPC classification number: H03M1/0695 , H03M1/144 , H03M1/468
Abstract: 본 발명은 SAR-ADC에서 디지털 에러수정 기법을 이용하여 A/D 변환속도를 향상시키고 기준전압 구동기의 설계조건을 완화시키는 기술에 관한 것이다. 이러한 본 발명은, 아날로그 신호를 생성하기 위한 엘리먼트의 어레이를 복수개의 서브 DAC로 설정하고, 이들이 하나 이상의 엘리먼트를 공유한 형태로 구성되어 입력신호와의 비교 기준전압을 생성하도록 DAC를 관리하는 과정과; 상기 DAC를 통한 입력신호에 대한 디지털 출력코드를 얻기 위하여 처음 입력신호와의 비교의 기준이 되는 DAC 신호를 생성할 때, 추후의 디지털 에러수정을 위해 의도된 오프셋을 인가하여 MSB를 얻고, 이후에는 이진 결정기법을 적용하여 하위 비트의 코드들을 순차적으로 획득하는 방식으로 서브 DAC의 디지털 출력코드를 획득하는 과정과; 상기 서브 DAC와 엘리먼트를 공유하는 다음 단의 서브 DAC에서 코드결정을 시작할 때, 상위 코드를 결정하는데 사용된 DAC 엘리먼트를 다시 스위칭하여 엘리먼트의 추가 없이도 아날로그 입력전압의 레벨로 예상되는 범위를 리던던시를 두어 확장시키고, 그 범위의 정중앙에 비교전압이 생성되도록 한 후 공유된 DAC 엘리먼트로부터 하위 비트에 걸쳐 SAR 이진 결정과정에 따라 디지털 출력코드를 획득하는 과정과; 상기 서브 DAC를 이용하여 얻은 출력코드와 그 다음의 서브 DAC를 이용하여 얻은 출력코드를 중첩되게 더하여 그 결과를 최종의 디지털 출력코드로 출력하는 과정에 의해 달성된다.
아날로그/디지털 변환기, 디지털 에러수정, 서브 DAC-
Patent Agency Ranking
公开(公告)号：KR1020090109454A
公开(公告)日：2009-10-20
申请号：KR1020080056405
申请日：2008-06-16
Applicant: 한국과학기술원
CPC classification number: H03M3/32 , G06G7/186 , H03M3/39 , H03M3/458 , H03M2201/196
Abstract: PURPOSE: A continuous-time delta-sigma modulator is provided to reduce the power consumption by designing the band width and slew rate of OP-Amp lower than previous design. CONSTITUTION: A continuous-time delta-sigma modulator comprises an active integrator(100), an analog to digital converter(200), a digital analog converter(300), and a variable resistor(400). The active integrator includes a first, and second input terminal. The first input terminal is inputted the sum of the input signal and analog feedback signal. The analog to digital converter converts the output of an integrator to the digital signal. The digital analog converter converts the digital signal transformed from the analog to digital converter to the analog feedback signal. The variable resistor is connected between an integrator and digital analog converter. The variable resistor changes the amount of delivered current of the digital analog converter by controlling the resistance value according to the time.
Abstract translation: 目的：提供连续时间Δ-Σ调制器，通过设计低于先前设计的OP-Amp的带宽和转换速率来降低功耗。 构成：连续时间Δ-Σ调制器包括有源积分器（100），模数转换器（200），数字模拟转换器（300）和可变电阻器（400）。 有源积分器包括第一和第二输入端。 第一输入端输入输入信号和模拟反馈信号的和。 模数转换器将积分器的输出转换为数字信号。 数字模拟转换器将从模拟转换为数字转换器的数字信号转换为模拟反馈信号。 可变电阻连接在积分器和数字模拟转换器之间。 可变电阻通过根据时间控制电阻值来改变数字模拟转换器的输出电流量。
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公开(公告)号：KR101818869B1
公开(公告)日：2018-01-17
申请号：KR1020160168535
申请日：2016-12-12
Applicant: 한국과학기술원
CPC classification number: H04N5/23219 , B25J9/106 , B25J9/162 , B25J9/1664 , B25J9/1697 , B25J19/023 , G06K9/00221 , G06T7/20 , G06T2207/30201 , H04N5/23203
Abstract: 다관절이동매니퓰레이터를이용한방송영상장비및 그제어방법이제시된다. 일실시예에따른다관절이동매니퓰레이터를이용한방송영상장비는로봇플랫폼; 상기로봇플랫폼에구성되며복수개의관절이형성되는다관절매니퓰레이터(manipulator); 상기다관절매니퓰레이터에배치되어상기복수개의관절의각도를각각제어하는제어부; 상기다관절매니퓰레이터의엔드이펙터(end effector)에부착되어영상을촬영하는촬영부; 및상기다관절매니퓰레이터에배치되며상기촬영부를통해획득한영상정보를외부의중앙연산처리장치로전송하는통신부를포함하고, 상기다관절매니퓰레이터는상기제어부에의해상기복수개의관절의각도가각각제어됨에따라상기촬영부를통해자동적으로타겟을추적하여영상을촬영할수 있다.
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公开(公告)号：KR1020090109455A
公开(公告)日：2009-10-20
申请号：KR1020080056410
申请日：2008-06-16
Applicant: 한국과학기술원
IPC: H03M1/12
CPC classification number: H03M1/14 , H03M1/002 , H03M1/06 , H03M2201/2291 , H03M2201/6142 , H03M2201/62 , H03M2201/81
Abstract: PURPOSE: A residue amplifier and an analog digital converter using the same are provided to improve dynamic range of input signal under the lowered source voltage condition. CONSTITUTION: A residual voltage amplifier(210) comprises an operational amplifier, and a capacitor circuit. The operational amplifier is connected to a first internal voltage. The capacitor circuit is connected to another input terminal of the operational amplifier. The capacitor circuit includes a first capacitor(C1), a second capacitor(C2), and a third capacitor. The first capacitor is connected to another input terminal of the operational amplifier. The second capacitor is connected to the common terminal of the first capacitor. The third capacitor is connected to the other input terminal of the operational amplifier. The third capacitor is connected to the output terminal of the operational amplifier.
Abstract translation: 目的：提供残留放大器和使用其的模拟数字转换器，以改善在较低的源电压条件下的输入信号的动态范围。 构成：残余电压放大器（210）包括运算放大器和电容器电路。 运算放大器连接到第一内部电压。 电容电路连接到运算放大器的另一输入端。 电容器电路包括第一电容器（C1），第二电容器（C2）和第三电容器。 第一电容器连接到运算放大器的另一个输入端。 第二电容器连接到第一电容器的公共端。 第三个电容连接到运算放大器的另一个输入端。 第三电容器连接到运算放大器的输出端。
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公开(公告)号：KR1020100048477A
公开(公告)日：2010-05-11
申请号：KR1020080107657
申请日：2008-10-31
Applicant: 한국과학기술원
IPC: H03M1/12
CPC classification number: H03M1/0695 , H03M1/144 , H03M1/468
Abstract: PURPOSE: A digital error correction method of the analog to digital converter of the SAR mode and an apparatus thereof amends the digital error by using without the hardware addition with the switching control for the DAC(Digital Analogue Converter) reference voltage crystallization only the logic. CONSTITUTION: An array of the element created the analog signal is instituted as a plurality of sub DACs. The DAC(42) is managed in order to be created for the comparison with standard voltage with the input signal. By applying the offset in which MSB is intended it obtains, applying the binary decision technique the digital output code of the sub DAC obtains.
Abstract translation: 目的：SAR模式的模/数转换器的数字纠错方法及其装置通过使用没有硬件加法的DAC（数字模拟转换器）参考电压结晶的逻辑来修正数字误差。 构成：创建模拟信号的元件的阵列被建立为多个子DAC。 管理DAC（42）以便与用输入信号与标准电压进行比较来创建。 通过应用其获得的MSB的偏移量，应用二进制判定技术，子DAC的数字输出代码获得。
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