公开(公告)号：KR102238755B1

公开(公告)日：2021-04-12

申请号：KR1020170086652A

申请日：2017-07-07

Applicant: 한국전자통신연구원

Inventor： 노태문 ,  구진근 ,  김상기 ,  임병원 ,  박건식 ,  박종문 ,  유성욱

IPC: H01L21/02 ,  H01L21/225 ,  H01L21/324

CPC classification number: H01L21/02378 ,  H01L21/02225 ,  H01L21/2253 ,  H01L21/324

Abstract: 본 발명은 전력 반도체 소자의 제조방법에 관한 것으로, 기판의 상부에 이온주입 영역 및 이온주입 영역의 적어도 일부를 둘러싸는 가드링 영역을 형성하는 것, 기판 상에 이온주입 영역 및 가드링 영역을 덮는 제1 절연막을 형성하는 것, 제1 절연막을 열처리하는 것 및 제1 절연막 상에 제1 절연막 보다 두꺼운 제2 절연막을 형성하는 것을 포함하되, 기판은 실리콘 카바이드를 포함하고, 열처리는 질소(N) 원소를 포함하는 가스를 이용하여 수행되는 전력 반도체 소자의 제조방법이 제공된다.

公开(公告)号：KR102198639B1

公开(公告)日：2021-01-06

申请号：KR1020160167031

申请日：2016-12-08

Applicant: 한국전자통신연구원 ,  단국대학교 산학협력단

Inventor： 김상기 ,  구용서 ,  박건식 ,  박종문

IPC: H01L27/02

Abstract: 본발명은정전기방전보호소자및 이를포함하는전자디바이스에관한것이다. 본발명의실시예에따른정전기방전보호소자및 이를포함하는전자디바이스는제1 P웰, 제2 P웰, N웰, N+ 브릿지영역, P+ 브릿지영역, 제1 N+ 영역, 제1 P+ 영역, 제2 N+ 영역, 제2 P+ 영역및 게이트를포함한다. N웰은제1 P웰및 제2 P웰사이에배치된다. N+ 브릿지영역은제2 P웰및 N웰의접합영역에형성된다. P+ 브릿지영역은제1 P웰및 N웰의접합영역에형성된다. 제1 N+ 영역및 제1 P+ 영역은제1 P웰에형성되고, 애노드단자에연결된다. 제2 N+ 영역및 제2 P+ 영역은제2 P웰에형성되고, 캐소드단자에연결된다. 게이트는 N+ 브릿지영역및 제2 N+ 영역사이의제2 P웰상에배치된다. 본발명의실시예에따른정전기방전보호소자는트리거전압을낮추고, 전류구동능력을향상시킨다.

公开(公告)号：KR1020150116002A

公开(公告)日：2015-10-15

申请号：KR1020140039956

申请日：2014-04-03

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  박건식 ,  전동석 ,  유성욱 ,  김상기 ,  이진호

IPC: B29C33/42 ,  H01L21/027

CPC classification number: B29C33/3842 ,  B29C45/17 ,  B29C59/002 ,  B29C2033/385 ,  B29L2031/757

Abstract: 본발명은베이스몰드및 몰드의제조방법에관한것으로, 보다구체적으로는기판상에서로이격되어차례로적층된제1막및 제2막을형성하는것; 상기제1막을패터닝하여제1패턴을형성하는것; 상기제1패턴의양 측벽들상에제1스페이서를형성하는것; 상기제1스페이서를식각마스크로상기제2막을식각하여, 제2패턴을형성하는것; 상기제1스페이서를제거하여, 상기기판상에상기제1패턴및 상기제2패턴을포함하는적층구조체를형성하는것; 및상기적층구조체를덮는몰드막을형성하는것을포함하는몰드의제조방법에관한것이다.

Abstract translation: 本发明涉及一种基础模具及其制造方法，更具体地，涉及一种模具的制造方法，其特征在于，包括：形成第一膜和第二膜，所述第一膜和第二膜通过分离而依次层压在基板上 对彼此; 通过图案化第一膜形成第一图案; 在所述第一图案的两个侧壁上形成第一间隔件; 通过蚀刻掩模蚀刻第一间隔物和第二膜来形成第二图案; 通过去除所述第一间隔件在所述基板上形成包括所述第一图案和所述第二图案的层压结构体; 以及形成覆盖层叠结构体的模膜。

公开(公告)号：KR1020100063867A

公开(公告)日：2010-06-14

申请号：KR1020080122215

申请日：2008-12-04

Applicant: 한국전자통신연구원

Inventor： 유성욱 ,  박건식 ,  박종문 ,  윤용선 ,  김상기 ,  구진근 ,  김보우 ,  강진영

IPC: H01L21/324

CPC classification number: H01L21/67098 ,  H01L21/67017 ,  H01L21/67778

Abstract: PURPOSE: A horizontally shaped diffusion furnace is provided to form a gate insulating layer with a superior thin film by uniformly injecting reaction gas in top, down, left and right direction of silicon wafer substrate. CONSTITUTION: A reaction chamber(21) comprises a reacting gas inlet. In the reaction chamber, the thermal diffusion process about the silicon wafer substrate is executed. A heating part heats the inside of the reaction chamber. A loading part(23) loads a plurality of silicon wafer substrates. A carrying part(24) transfers the loading part to the inside of the reaction chamber. A nitrogen gas injecting part(25) injects the nitrogen gas into the inside of the loading part.

Abstract translation: 目的：提供一种水平形状的扩散炉，通过在硅晶片衬底的上，下，左，右方向上均匀注入反应气体，形成具有优良薄膜的栅极绝缘层。 构成：反应室（21）包括反应气体入口。 在反应室中，执行关于硅晶片衬底的热扩散过程。 加热部件加热反应室的内部。 装载部件（23）装载多个硅晶片基板。 承载部件（24）将装载部件转移到反应室的内部。 氮气注入部（25）将氮气注入到装载部的内部。

公开(公告)号：KR1020100063576A

公开(公告)日：2010-06-11

申请号：KR1020080122150

申请日：2008-12-03

Applicant: 한국전자통신연구원

Inventor： 박건식 ,  박종문 ,  유성욱 ,  윤용선 ,  김상기 ,  김보우 ,  강진영

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7816 ,  H01L29/0653 ,  H01L29/1095 ,  H01L29/66681

Abstract: PURPOSE: A high voltage LDMOS transistor and a manufacturing method thereof are provided to improve a breakdown voltage without an increase of an on-resistance by including a trench of a multi-wall filled with an oxide film in a drift area. CONSTITUTION: A gate(209) is formed on a substrate. A source(211) and a drain(210) are separately placed on the substrate to the either side with placing the gate in the interval. A drift area is formed between the gate and the drain. A plurality of trenches(213) is arranged to the lateral direction in the drift area. A plurality of trenches is filled with an oxide film. A field oxide film(207) is formed between the gate and the drain on the substrate.

Abstract translation: 目的：提供一种高电压LDMOS晶体管及其制造方法，以通过在漂移区域中包括填充有氧化物膜的多壁的沟槽来提高击穿电压而不增加导通电阻。 构成：在基板上形成栅极（209）。 源极（211）和漏极（210）分别放置在衬底上的任一侧，同时将栅极放置在间隔中。 在栅极和漏极之间形成漂移区域。 多个沟槽（213）沿漂移区域的横向方向布置。 多个沟槽填充有氧化物膜。 在衬底上的栅极和漏极之间形成场氧化膜（207）。

公开(公告)号：KR1020100063479A

公开(公告)日：2010-06-11

申请号：KR1020080122019

申请日：2008-12-03

Applicant: 한국전자통신연구원

Inventor： 윤용선 ,  박건식 ,  박종문 ,  김보우 ,  강진영

IPC: H01L31/00

CPC classification number: H01L31/102 ,  H01L31/0224 ,  H01L31/18

Abstract: PURPOSE: A silicon photomultiplier and a manufacturing method thereof are provided to enhance accuracy about location information with suppressing a cross talk by separating an interval of a micro pixel through trench isolation. CONSTITUTION: An active layer(22) is formed on upper part of a substrate(21). A production and an amplification of current by an input light are included on the active layer. A trench controls a cross talk between contiguous micro pixels by filling in inside with a material including an electrical insulation and a light-reflection function. An anode electrode(28) and a cathode electrode(29) are respectively formed on an upper side of the active layer. An insulating layer(27) is formed on the rest upper side of the active layer in which the anode electrode and cathode electrode are not formed.

Abstract translation: 目的：提供硅光电倍增管及其制造方法，通过沟槽隔离分离微像素的间隔，抑制串扰，提高位置信息的精度。 构成：在衬底（21）的上部形成有源层（22）。 通过输入光产生和放大电流被包括在有源层上。 沟槽通过用包括电绝缘和光反射功能的材料填充内部来控制连续微像素之间的串扰。 阳极电极（28）和阴极电极（29）分别形成在有源层的上侧。 绝缘层（27）形成在不形成阳极电极和阴极的有源层的其余上侧。

公开(公告)号：KR100723289B1

公开(公告)日：2007-05-30

申请号：KR1020050118998

申请日：2005-12-07

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  박건식 ,  유성욱 ,  윤용선 ,  김상기 ,  구진근 ,  김보우

IPC: H01L29/786

公开(公告)号：KR100606288B1

公开(公告)日：2006-07-31

申请号：KR1020040099118

申请日：2004-11-30

Applicant: 한국전자통신연구원

Inventor： 박건식 ,  유성욱 ,  박종문 ,  윤용선 ,  배윤규 ,  임병원 ,  김상기 ,  구진근 ,  김보우

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/28

Abstract: 본 발명은 고집적도의 VDMOS(Vertical Diffused Metal Oxide Semiconductor) 트랜지스터를 2번의 포토 마스크 작업으로 제작할 수 있는 단순화된 제조방법에 관한 것이다. 본 발명은 더욱 개량된 자기 정렬 공정을 이용하고, 금속 증착시 발생하는 스텝 커버리지를 이용하여 컨택홀 및 메탈의 마스킹 작업을 생략함으로써 2번의 마스킹 작업만으로 고집적도의 VDMOS를 제작하는 방법을 제공한다.
트랜지스터, 제조 방법, VDMOS, 자기 정렬, 스텝 커버리지

公开(公告)号：KR100566096B1

公开(公告)日：2006-03-31

申请号：KR1020040096680

申请日：2004-11-24

Applicant: 한국전자통신연구원

Inventor： 김상기 ,  이주욱 ,  박종문 ,  유성욱 ,  박건식 ,  윤용선 ,  배윤규 ,  임병원 ,  구진근 ,  김보우

IPC: H01L21/027

公开(公告)号：KR1020050019477A

公开(公告)日：2005-03-03

申请号：KR1020030057274

申请日：2003-08-19

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  박건식 ,  유성욱 ,  윤용선 ,  김상기 ,  김보우 ,  구진근

IPC: H01L21/335

Abstract: PURPOSE: A method for fabricating T gate in a compound semiconductor device is provided to reduce number of a manufacturing process by once coating one kind of resist. CONSTITUTION: A dielectric film(52) is formed on a semiconductor substrate(50). A resist layer is formed on the dielectric film. A resist layer pattern(54a) is formed by patterning firstly the resist layer. The compound semiconductor substrate is exposed by a first opening(62) that is formed by etching the dielectric film with the resist layer pattern as a mask. A second opening that is larger than the first opening is formed by patterning secondly the resist layer pattern. A metal film buries the first opening, simultaneously the metal film is also formed at the lower portion of the second opening and on the whole surface of the compound semiconductor substrate that the resist layer pattern is formed thereon. A T-type gate showing a leg-type in the first opening and a body-type on the dielectric film is formed by removing the resist layer pattern.

Abstract translation: 目的：提供一种在化合物半导体器件中制造T栅的方法，以通过一次涂覆一种抗蚀剂来减少制造工艺的数量。 构成：在半导体衬底（50）上形成电介质膜（52）。 在电介质膜上形成抗蚀剂层。 通过首先形成抗蚀剂层形成抗蚀剂层图案（54a）。 化合物半导体衬底通过用抗蚀剂层图案作为掩模蚀刻电介质膜而形成的第一开口（62）暴露。 大于第一开口的第二开口通过二次图案化形成抗蚀剂层图案。 金属膜掩埋第一开口，同时金属膜也形成在第二开口的下部和化合物半导体衬底的形成有抗蚀剂层图案的整个表面上。 通过去除抗蚀剂层图案，形成在第一开口中显示腿型的T型栅极和电介质膜上的体型。