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公开(公告)号：WO2014185599A1
公开(公告)日：2014-11-20
申请号：PCT/KR2013/008798
申请日：2013-10-02
Applicant: 전북대학교산학협력단 , 주식회사 시지트로닉스
CPC classification number: H03H7/01 , H01L27/0288 , H03H1/0007 , H03H2001/0064 , H03H2001/0085
Abstract: 본 발명에 따른 ESD-EMI 공통모드 반도체 필터 소자는, 필터 회로를 구현하는 반도체 필터 소자에 있어서, 기판과; 상기 기판상에 형성된 복수 개의 TVS 제너 다이오드 소자와; 상기 기판상에 상기 필터 회로의 복수 개의 TVS 제너 다이오드 소자에 대응하도록 마련된 복수 개의 PIN 다이오드와; 상기 복수 개의 TVS 제너 다이오드 소자 및 상기 복수 개의 PIN 다이오드를 금속 배선으로 연결하여 형성된 인덕터 수동 소자를 포함하되, 상기 인터덕 수동소자는 그라운드 소자에 접지된 구조를 갖고, 상기 금속 배선에 연결되는 복수의 입출력 단자 패드를 형성하여 상기 TVS 제너 다이오드 소자, 상기 PIN 다이오드 및 상기 인덕터 수동 소자로 구성된 다단 필터 중 선택적으로 필터에 구동 신호를 인가하는 점에 그 특징이 있다.
Abstract translation: 根据本发明的ESD-EMI共模半导体滤波器元件能够实现滤波器电路，并且包括：基板; 形成在所述基板的顶部上的多个TVS齐纳二极管元件; 多个PIN二极管，设置在所述衬底的顶部上并对应于所述滤波器电路中的所述多个齐纳二极管元件; 以及电感无源元件，其通过与金属布线连接多个TVS齐纳二极管元件和多个PIN二极管形成，其中所述电感器无源元件具有接地到接地元件的结构，并且选择性地将驱动信号施加到 通过形成连接到金属布线的多个输入/输出端子焊盘，从包括TVS齐纳二极管元件，PIN二极管和电感无源元件的多级滤波器中滤波。
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公开(公告)号：WO2014185737A1
公开(公告)日：2014-11-20
申请号：PCT/KR2014/004388
申请日：2014-05-16
Applicant: 전북대학교산학협력단
IPC: H01L21/20
CPC classification number: H01L21/0254 , H01L21/02458
Abstract: 본 발명의 이종 기판 제조 방법은, 베이스 기판의 상부에 인터 레이어를 성장하는 단계, 인터 레이어 상에 탑 레이어를 형성하는 단계, 탑 레이어 상에 저온의 버퍼 레이어를 성장하는 단계, 버퍼 레이어 상에 고온의 3족 질화계(Ⅲ-Nitride) 에피 레이어를 형성하는 단계, 및 에피 레이어 성장 시 인터 레이어가 유동성을 가지면서 베이스 기판과 접촉하는 인터 레이어 일부가 베이스 기판과 반응하여 베이스 기판과 상기 인터 레이어 사이에 인터 믹싱 레이어를 형성하는 단계를 포함한다. 이와 같은 본 발명에 따르면, 고온에서 에피 레이어를 성장하기 위해 온도를 올릴 때 인터 레이어가 유동성을 갖게 되고 이 부분이 베이스 기판과 인터 믹싱(inter mixing)되어 최종 성장되는 에피 레이어가 반도체 베이스 기판의 격자 상수에 영향을 받지 않는 대면적에 유리한 고품위의 특성을 갖게 한다.
Abstract translation: 根据本发明的用于制造异质衬底的方法包括以下步骤：在基底衬底的顶部上生长层间; 在层间顶部形成顶层; 在顶层的顶部生长具有低温的缓冲层; 在缓冲层的顶部上形成具有高温的III族氮化物外延层; 以及当所述层间生长所述外延层时，所述层间层与所述基底基板反应而与所述基底基板反应的部分与所述基底基板和所述层间层之间形成混合层。 根据本发明，当温度升高以在高温下生长外延层时，层间层获得灵活性，并且该部分与基底基板相互混合，从而提供最终的外延层的高质量特性 生长以不受半导体基底的晶格常数的影响，这对于大面积是有利的。
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公开(公告)号：KR1020090062483A
公开(公告)日：2009-06-17
申请号：KR1020070129770
申请日：2007-12-13
Applicant: 한국전자통신연구원 , 전북대학교산학협력단
IPC: H01L31/10
CPC classification number: H01L31/10 , H01L31/022425 , H01L31/02366 , H01L31/18
Abstract: A photo detecting device and a method for forming the same are provided to maximize an optical absorption rate by interposing a multi quantum well layer between a first intrinsic semiconductor layer and a second intrinsic semiconductor. A device isolation pattern(102) limiting an active area is arranged in a semiconductor substrate(100). A first doped semiconductor layer(105) with a recessed area(112) is arranged in the active area. A first intrinsic semiconductor layer(115) is arranged in the recessed area. A multiple quantum well(120) is arranged in the upper part of the first intrinsic semiconductor layer and the recessed area. A second intrinsic semiconductor layer is arranged in the upper part of the multiple quantum well layer. A second doped semiconductor layer(130) is arranged in the upper part of the second intrinsic semiconductor layer. The first doped semiconductor layer and the second doped semiconductor layer are doped with the different type dopants.
Abstract translation: 提供一种光检测装置及其形成方法，以通过在第一本征半导体层和第二本征半导体之间插入多量子阱层来最大化光吸收率。 在半导体衬底（100）中布置限制有源区的器件隔离图案（102）。 具有凹陷区域（112）的第一掺杂半导体层（105）布置在有源区域中。 第一本征半导体层（115）布置在凹陷区域中。 多量子阱（120）布置在第一本征半导体层的上部和凹陷区域中。 第二本征半导体层布置在多量子阱层的上部。 第二掺杂半导体层（130）布置在第二本征半导体层的上部。 第一掺杂半导体层和第二掺杂半导体层掺杂有不同类型的掺杂剂。
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公开(公告)号：KR100937587B1
公开(公告)日：2010-01-20
申请号：KR1020070129770
申请日：2007-12-13
Applicant: 한국전자통신연구원 , 전북대학교산학협력단
IPC: H01L31/10
Abstract: 광 감지 소자 및 그 형성 방법을 제공한다. 이 소자는 반도체 기판 내에 형성되고, 상부면의 중앙부에 리세스된 영역을 갖는 제1 도핑된 반도체층을 포함한다. 리세스 영역의 내면 상에 제1 진성 반도체층 및 다중 양자 우물층이 차례로 적층된다. 다중 양자 우물층 상에 제2 진성 반도체층이 배치되고, 제2 진성 반도체층 상에 제2 도핑된 반도체층이 배치된다. 제2 도핑된 반도체층은 제1 도핑된 반도체층과 다른 타입의 도펀트로 도핑된다.
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公开(公告)号：KR101929805B1
公开(公告)日：2018-12-18
申请号：KR1020170109384
申请日：2017-08-29
Applicant: 전북대학교산학협력단
IPC: H01L29/778 , H01L29/66
Abstract: 본 발명에 따른 다중 드레인 이종접합 트랜지스터의 제조 방법은 드레인에 다수의 쇼트키 접합을 갖는 전극을 형성하되 쇼트키 전극의 전류주입 효율이 개선되도록 하여 트랜지스터를 형성하는 것을 특징으로 한다.
본 발명에 의하면 다수의 드레인 전극은 역방향으로 접속된 쇼트키 접합들을 구성하고 있어 드레인 전극들간의 전류 흐름이 제한되며 각각의 드레인 전류는 하나의 게이트로 스위칭 될 수 있으므로 상태가 다른 다수의 출력을 갖는 회로를 구성할 수 있고 여러 개의 다이오드를 갖는 정류회로를 하나의 부품으로 대체할 수 있으므로 회로의 크기를 줄일 수 있을 뿐 아니라 양산성을 높일 수 있다.-
Patent Agency Ranking
公开(公告)号：KR20180035049A
公开(公告)日：2018-04-05
申请号：KR20160125042
申请日：2016-09-28
Applicant: 전북대학교산학협력단 , 주식회사 시지트로닉스
IPC: H01L29/872 , H01L21/02 , H01L21/3065 , H01L29/66 , H05H1/46
CPC classification number: H01L29/872 , H01L21/02164 , H01L21/3065 , H01L29/66143 , H01L2924/1033 , H01L2924/10344 , H05H1/46
Abstract: 본발명에따른금속반도체접합다이오드의제조방법은 AlGaN/GaN 기판의다이오드에서양극의금속과 AlGaN/GaN 이종접합면의접촉을증가시켜다이오드의전류밀도를높이고턴온전압을줄이게한다. 본발명에의하면금속과접촉되는반도체이종접합면이크게증가하게됨으로써금속으로부터활성층에주입되는전류의양이크게증가하여결과적으로다이오드의전류밀도가증가하고온저항이감소하여다이오드의순방향특성이현저히개선된다.
Abstract translation: 根据本发明制造金属半导体结型二极管的方法也降低了导通电压以增加二极管的电流密度，以增加所述衬底与所述的AlGaN / GaN异质结面的二极管的AlGaN / GaN金属阳极的接触。 按照本发明，该显著增加，由此在半导体异质结表面的显著增加与金属正电流接触注入到有源层从金属到因此增加二极管的电流密度和二极管的导通电阻降低显著的正向特性 这提高。
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公开(公告)号：KR1020110037489A
公开(公告)日：2011-04-13
申请号：KR1020090094961
申请日：2009-10-07
Applicant: 전북대학교산학협력단
IPC: H01L21/336
Abstract: PURPOSE: A laterally diffused metal oxide semiconductor transistor is provided to simultaneously increase a cut-off frequency and a maximum oscillation frequency by adding a thick oxide layer in the lower part of a gate lead metal. CONSTITUTION: In a laterally diffused metal oxide semiconductor transistor, a gate lead metal(32) is arranged in a semiconductor substrate in vertical direction. A gate metal(36) is arranged in the semiconductor substrate in horizontal direction. A gate finger(31) is contacted with the gate metal, and a drain finger(34) is parallel with the gate finger. A drain lead metal(35) is parallel with the gate metal.
Abstract translation: 目的：提供横向扩散的金属氧化物半导体晶体管，以通过在栅极引线金属的下部添加厚的氧化物层来同时增加截止频率和最大振荡频率。 构成：在横向扩散的金属氧化物半导体晶体管中，栅极引线金属（32）在垂直方向上布置在半导体衬底中。 栅极金属（36）在水平方向上布置在半导体衬底中。 栅极指（31）与栅极金属接触，并且漏极指（34）与栅极指状物平行。 漏极引线金属（35）与栅极金属平行。
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公开(公告)号：KR1020090066973A
公开(公告)日：2009-06-24
申请号：KR1020070134731
申请日：2007-12-20
Applicant: 전북대학교산학협력단
IPC: H01L21/205
CPC classification number: C23C16/52 , C23C16/042 , C23C16/481 , C23C16/54
Abstract: A high-speed high-vacuum chemical vapor deposition apparatus is provided to perform a growing process in an atom unit at low temperature by reducing contents of oxygen and carbon. A high-speed high-vacuum chemical vapor deposition apparatus includes an epitaxial growth chamber(3), a wafer transfer chamber(2), a surface processing chamber(4), a RAO chamber(5), a loadlock chamber(1). An epitaxial growth process is performed in the epitaxial growth chamber. The wafer transfer chamber includes a transfer unit for transferring a wafer. The surface processing chamber is installed at a lateral surface of the wafer transfer chamber. The surface processing chamber processes a surface of the wafer. The RAO chamber is installed at a lateral surface of the wafer transfer chamber. The RAO chamber is formed to protect a surface of an epitaxial layer. The loadlock chamber is installed at a lateral surface of the wafer transfer chamber. The wafer is inputted into or outputted from the loadlock chamber.
Abstract translation: 提供高速高真空化学气相沉积装置，通过减少氧和碳的含量，在低温下在原子单元中进行生长过程。 高速高真空化学气相沉积装置包括外延生长室（3），晶片传送室（2），表面处理室（4），RAO室（5），负荷室（1））。 在外延生长室中进行外延生长处理。 晶片传送室包括用于传送晶片的转印单元。 表面处理室安装在晶片传送室的侧面。 表面处理室处理晶片的表面。 RAO室安装在晶片传送室的侧表面。 形成RAO室以保护外延层的表面。 负载锁定室安装在晶片传送室的侧面。 晶片被输入或从负载锁定室输出。
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公开(公告)号：KR1020070021688A
公开(公告)日：2007-02-23
申请号：KR1020050076237
申请日：2005-08-19
Applicant: 전북대학교산학협력단
IPC: H01L21/336
Abstract: 본 발명은 과잉운반자의 드레인 효율을 높인 이종접합 반도체 소자의 제조 방법에 관한 것으로 측면확산이 높은 확산층(LDD)을 사용하는 구조 및 이종접합 구조의 양자채널인 ECC(Excess Carrier Channel)층을 이용하는 구조를 적용하는 소자의 제조방법을 제공한다.
본 발명의 제조방법에 따라 제조된 반도체 소자는 통상의 Si MOS에 비해 전력 소모와 지연 시간의 곱인 값을 감소시킬 수 있고, 이종 접합의 전류 제한 기능으로 인하여 CMOS의 선형특성을 개선시킬 수 있다. Si 반도체의 Sub-70nm 극미세 소자화를 이루는 동시에 1V 이하의 저 전압구동, 정확한 임계 전압의 조절, 저 소비전력과 같은 장점을 제공한다. 따라서, 수 십 기가비트의 ULSI와 수 십 기가 Hz의 동작 특성으로 라디오파 집적 회로, 밀리미터파 집적 회로뿐만 아니고 기억 소자와 마이크로 프로세서, 광전집적회로, 시스템 온 칩(System-on-Chip) 등을 구현하는데 활용될 수 있다.
측면확산드레인, 과잉운반자채널, 확산저지층, LD-MOSAbstract translation: 用量子通道，ECC结构的（过量的载体信道）层，并使用高扩散（LDD）的横向扩散的异质结结构，其涉及一种方法，用于制备异质结半导体器件的与过量载流子的改进的漏极效率，本发明的结构 本发明提供了一种制造本发明所应用的装置的方法。
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