公开(公告)号：EP2140458A4

公开(公告)日：2010-05-05

申请号：EP07867608

申请日：2007-12-04

Applicant: IBM

Inventor： GAIDIS MICHAEL C ,  CLEVENGER LAWRENCE A ,  DALTON TIMOTHY J ,  DEBROSSE JOHN K ,  HSU LOUIS L C ,  RADENS CARL ,  WONG KEITH K H ,  YANG CHIH-CHAO

IPC: G11C19/08 ,  G11B5/008

CPC classification number: G11C19/0841 ,  B82Y10/00 ,  G11C5/02 ,  G11C11/161 ,  G11C11/1675 ,  Y10T29/53165

公开(公告)号：JPH11317093A

公开(公告)日：1999-11-16

申请号：JP7746699

申请日：1999-03-23

Applicant: IBM ,  TOSHIBA CORP

Inventor： KIRIHATA TOSHIAKI ,  DEBROSSE JOHN K ,  WATANABE YOJI ,  WONG HING

IPC: G11C29/04 ,  G11C29/00

Abstract: PROBLEM TO BE SOLVED: To provide the method and the device to restore a semiconductor memory device. SOLUTION: In order to simultaneously substitute a normal true word line and normal auxiliary word line pairs Ui and Uj , a row redundancy substituting device, which consists of a redundancy true word line and redundancy auxiliary word line pairs RUk and RU2 , is provided. While conducting the restoration, which is executed as a word line selector circuit 506 using the address rearranging system controlled by a redundancy control logic 508 and an address input 510, a normal true (auxiliary) word line is substituted by a redundancy true (auxiliary) word line. In the redundancy replacing device, the consistency in a bit map is always maintained regardless of whether the memory device is operated in a normal mode or a redundancy mode.

公开(公告)号：WO2011084905A3

公开(公告)日：2012-05-03

申请号：PCT/US2011020009

申请日：2011-01-03

Applicant: IBM ,  DEBROSSE JOHN K ,  WORLEDGE DANIEL C

Inventor： DEBROSSE JOHN K ,  WORLEDGE DANIEL C

IPC: G06F13/00

CPC classification number: G06F11/1048 ,  H03M13/13

Abstract: A method of reading and correcting data within a memory device that includes reading each data bit of a data word using a plurality of reference cells corresponding to each data bit, performing error detection on the read data bits, and correcting a read data bit when an error is detected using error correction code (ECC) and writing each corresponding reference cells to an original memory state thereof.

Abstract translation: 一种读取和校正存储器件内的数据的方法，包括使用对应于每个数据位的多个参考单元读取数据字的每个数据位，对读取的数据位执行错误检测，以及当读取的数据位在 使用纠错码（ECC）检测错误，并将每个对应的参考单元写入其原始存储器状态。

公开(公告)号：CA2130978C

公开(公告)日：1997-09-30

申请号：CA2130978

申请日：1994-08-26

Applicant: IBM

Inventor： KENNEY DONALD M ,  BRONNER GARY B ,  DEBROSSE JOHN K

IPC: H01L21/76 ,  H01L21/8242 ,  H01L27/10 ,  H01L27/108

Abstract: A deep trench type DRAM cell with shallow trench isolation has a buried polysilicon strap that is defined without the use of a separate mask by depositing the strap material over at least the deep trench before shallow trench definition and using the shallow trench isolation mask to overlap partially the deep trench, thereby defining the strap during the process of cutting the shallow trench.

公开(公告)号：DE3883185T2

公开(公告)日：1994-03-17

申请号：DE3883185

申请日：1988-11-30

Applicant: IBM

Inventor： CRITCHLOW DALE L ,  DEBROSSE JOHN K ,  MOHLER RICK L ,  NOBLE WENDELL P ,  PARRIES PAUL C

IPC: H01L21/28 ,  H01L21/74 ,  H01L21/768 ,  H01L21/822 ,  H01L21/8242 ,  H01L27/04 ,  H01L27/10 ,  H01L27/108 ,  H01L21/82

公开(公告)号：DE112011100214T5

公开(公告)日：2013-06-06

申请号：DE112011100214

申请日：2011-01-03

Applicant: IBM

Inventor： WORLEDGE DANIEL C ,  DEBROSSE JOHN K

IPC: G06F12/16 ,  G06F13/00

Abstract: Verfahren zum Lesen und Korrigieren von Daten in einer Speichereinheit, das das Lesen jedes Datenbits eines Datenwortes unter Verwendung einer Mehrzahl von jedem Datenbit entsprechenden Bezugszellen, das Durchführen einer Fehlererkennung an den gelesenen Datenbits und, wenn ein Fehler erkannt wird, das Korrigieren eines gelesenen Datenbits unter Verwendung eines Fehlerkorrekturcodes (ECC) und das Beschreiben jeder entsprechenden Bezugszelle mit ihrem ursprünglichen Speicherzustand umfasst.

公开(公告)号：DE112010003400T5

公开(公告)日：2012-08-16

申请号：DE112010003400

申请日：2010-08-04

Applicant: IBM

Inventor： DEBROSSE JOHN K

IPC: G11C5/08

Abstract: Eine Speicherarchitektur für hohe Speicherdichte uin Verfahren für dessen Anwendung. Die Speicherarchitektur umfasst eine Vielzahl magnetischer Speicherstrukturen, wobei jede Struktur aus einem magnetischem Material besteht; eine jeder magnetischen Speicherstruktur zugehörige Leseeinheit; eine erste Decodiereinheit, die ein Spurauswahlsignal auslöst, um eine einzelne aus der Vielzahl magnetischer Speicherstrukturen zu aktivieren, um eine Bitlese- oder Bitspeicheroperation auszuführen; eine Bittreibereinheit zum Anlegen eines ersten Signals zum Bilden einer neuen magnetischen Speicherdomäne, die einem Bitwert zugehörig ist, der während einer Bitspeicheroperation in der aktivierten magnetischen Speicherstruktur an deren erster Position gespeichert werden soll; und eine zweite Decodiereinheit, die ein zweites Signal anlegt, um jede gebildete magnetische Speicherdomäne zu einer zweiten Position der aktivierten Speicherstruktur zu verschieben. Die Leseeinheit liest einen in einer magnetischen Domäne an der zweiten Position der aktivierten Speicherstruktur gespeicherten Speicherbitwert. Anschließend wird eine neue magnetische Speicherdomäne gebildet, die einem zuvor gelesenen Bitwert zugehörig ist, sodass die magnetische Speicherstruktur am Ende der Bitleseoperation wieder in ihren Ausgangszustand zurückversetzt wird.

公开(公告)号：DE112010003400B4

公开(公告)日：2016-01-28

申请号：DE112010003400

申请日：2010-08-04

Applicant: IBM

Inventor： DEBROSSE JOHN K

IPC: G11C5/08 ,  G11C8/10 ,  G11C8/14 ,  G11C19/08

Abstract: Speichersystem (50) für hohe Speicherdichte, das Folgendes umfasst: eine Vielzahl von M magnetischen Speicherstrukturen (10), wobei jede aus der Vielzahl von M magnetischen Speicherstrukturen eine Spur mit mehreren magnetischen Domänen (12) beinhaltet, die N Bits entsprechen und ein magnetisches Material beinhalten, wobei die Spur mit den mehreren magnetischen Domänen eine erste Position (30) und eine von der ersten Position verschiedene zweite Position (19) beinhaltet; und eine Feldleitung (28), die so beschaffen ist, dass sie gleichzeitig an den M ersten Positionen eine magnetische Domäne mit einer gleichen Polarität erzeugt; wobei das Speichersystem dadurch gekennzeichnet ist, dass es ferner Folgendes umfasst: M Wortleitungen (24), wobei jede der M Wortleitungen mit einer Gate-Elektrode eines ersten Transistors (20), dessen Source- oder Drain-Elektrode mit einer der M ersten Positionen verbunden ist, und mit einer Gate-Elektrode eines zweiten Transistors (21) verbunden ist, dessen Source- oder Drain-Elektrode mit einer Leseeinheit (40) verbunden ist, die so beschaffen ist, dass in einer magnetischen Domäne an einer der M zweiten Positionen gespeicherte Speicherbitwerte gelesen werden.

公开(公告)号：GB2484845B

公开(公告)日：2014-01-08

申请号：GB201200153

申请日：2010-08-04

Applicant: IBM

Inventor： DEBROSSE JOHN K

IPC: G11C19/08 ,  G11C8/10 ,  G11C8/14

Abstract: A high density memory architecture comprising magnetic racetrack memory and a method of operation. The memory architecture comprises a plurality of magnetic memory structures, each the structure formed of magnetic material; a sensing device associated with each magnetic memory structure; first decoder device initiating a track select signal for activating a single magnetic memory structure from among the plurality to perform a bit read or bit storage operation; a bit drive device for applying a first signal to form a new magnetic memory domain associated with a bit value to be stored in the activated magnetic memory structure at a first position thereof during a bit storage operation; and, a second decoder applying a second signal for advancing each the formed magnetic memory domain toward a second position of the activated memory structure. The sensing device reads a memory bit value stored at a magnetic domain at the second position of the activated memory structure. Subsequent thereto, a new magnetic memory domain associated with a bit value just read is formed such that the magnetic memory structure is returned to its original state at an end of the bit read operation.

公开(公告)号：GB2491495A

公开(公告)日：2012-12-05

申请号：GB201212032

申请日：2011-01-03

Applicant: IBM

Inventor： DEBROSSE JOHN K ,  WORLEDGE DANIEL C

IPC: G06F11/10

Abstract: A method of reading and correcting data within a memory device that includes reading each data bit of a data word using a plurality of reference cells corresponding to each data bit, performing error detection on the read data bits, and correcting a read data bit when an error is detected using error correction code (ECC) and writing each corresponding reference cells to an original memory state thereof.