公开(公告)号：WO2004077509A3

公开(公告)日：2004-10-21

申请号：PCT/US2004005020

申请日：2004-02-20

Applicant: IBM ,  KOESTER STEVEN ,  BEYER KLAUS ,  HARGROVE MICHAEL ,  RIM KERN ,  CHAN KEVIN

Inventor： KOESTER STEVEN ,  BEYER KLAUS ,  HARGROVE MICHAEL ,  RIM KERN ,  CHAN KEVIN

IPC: H01L21/762 ,  H01L29/786

CPC classification number: H01L29/7842 ,  H01L21/76224 ,  H01L29/78687

Abstract: A structure, and a method for fabricating the structure, for the isolation of electronic devices is disclosed. The electronic devices are processed in substrates comprising a SiGe based layer underneath a strained Si layer. The isolation structure comprises a trench extending downward from the substrate top surface and penetrating into the SiGe based layer, forming a sidewall in the substrate. An epitaxial Si liner is selectively deposited onto the trench sidewall, and subsequently thermally oxidized. The trench is filled with a trench dielectric, which protrudes above the substrate top surface.

Abstract translation: 公开了用于隔离电子设备的结构和用于制造该结构的方法。 电子器件在包括应变Si层下方的SiGe基础层的衬底中进行处理。 隔离结构包括从衬底顶表面向下延伸并穿透SiGe基层的沟槽，在衬底中形成侧壁。 外延Si衬垫被选择性地沉积到沟槽侧壁上，并且随后被热氧化。 沟槽填充有沟槽电介质，其突出于衬底顶表面之上。

公开(公告)号：GB2503048A

公开(公告)日：2013-12-18

申请号：GB201212740

申请日：2011-04-12

Applicant: IBM

Inventor： LAUER ISAAC ,  SOLOMAN PAUL MICHAEL ,  KOESTER STEVEN ,  MAJUMDAR AMLAN

IPC: H01L29/739 ,  H01L29/165

Abstract: Exemplary embodiments include a method for fabricating a heterojunction tunnel field-effect-transistor (FET), the method including forming a gate region on a silicon layer of a silicon-on-insulator (SOI) substrate, forming a drain region on the silicon layer adjacent the gate region and forming a vertical heterojunction source region adjacent the gate region, wherein the vertical heterojunction source region generates a tunnel path inline with a gate field associated with the gate region.

公开(公告)号：DE112010003269B4

公开(公告)日：2014-05-15

申请号：DE112010003269

申请日：2010-08-04

Applicant: IBM

Inventor： BANGSARUNTIP SARUNYA ,  EDELSTEIN DANIEL C ,  KOESTER STEVEN ,  SOLOMAN PAUL M ,  HINSBERG WILLIAM D ,  KIM HO-CHEOL

IPC: H01L23/535 ,  H01L21/311 ,  H01L21/3213 ,  H01L21/768

Abstract: Struktur, umfassend: eine erste Vielzahl von leitfähigen Linien, die einen ersten Rasterabstand aufweist und in wenigstens einer dielektrischen Schicht eingebettet ist, wobei jede aus der ersten Vielzahl von leitfähigen Linien ein Paar von Seitenwänden aufweist, die parallel zu einer ersten Vertikalebene sind, und eine Endwand, die dem Paar von Seitenwänden direkt angrenzt und in einer zweiten Vertikalebene liegt, wobei der Winkel zwischen der ersten Vertikalebene und der zweiten Vertikalebene weniger als 45 Grad beträgt; und eine Vielzahl von leitfähigen Durchkontaktierungen, wobei jede aus der Vielzahl von leitfähigen Durchkontaktierungen einen Endabschnitt von einer aus der Vielzahl von leitfähigen Linien kontaktiert und in der wenigstens einen dielektrischen Schicht eingebettet ist, und wobei die zweite Vertikalebene jede aus der Vielzahl von leitfähigen Durchkontaktierungen schneidet und ein Abschnitt von jeder aus der Vielzahl von leitfähigen Durchkontaktierungen auf einer Seite der zweiten Vertikalebene vorhanden ist und ein anderer Abschnitt von jeder aus der Vielzahl von leitfähigen Durchkontaktierungen auf der anderen Seite der zweiten Vertikalebene vorhanden ist.

公开(公告)号：GB2492512A

公开(公告)日：2013-01-02

申请号：GB201218896

申请日：2010-12-06

Applicant: IBM

Inventor： KOESTER STEVEN ,  LIU FEI

IPC: H01L21/00 ,  H01L23/34 ,  H01L23/48 ,  H01L23/522

Abstract: A semiconductor structure includes backside dummy plugs embedded in a substrate. The backside dummy plugs can be a conductive structure that enhances vertical thermal conductivity of the semiconductor structure and provides electrical decoupling of signals in through-substrate vias (TSVs) in the substrate. The backside dummy plug can include a cavity to accommodate volume changes in other components in the substrate, thereby alleviating mechanical stress in the substrate during thermal cycling and operation of the semiconductor chip. The backside dummy plug including the cavity can be composed of an insulator material or a conductive material. The inventive structures can be employed to form three-dimensional structures having vertical chip integration, in which inter-wafer thermal conductivity is enhanced, cross-talk between signals through TSVs is reduced, and/or mechanical stress to the TSVs is reduced.

公开(公告)号：GB2492512B

公开(公告)日：2014-02-05

申请号：GB201218896

申请日：2010-12-06

Applicant: IBM

Inventor： KOESTER STEVEN ,  LIU FEI

IPC: H01L21/00 ,  H01L23/34 ,  H01L23/48 ,  H01L23/522

Abstract: A semiconductor structure includes backside dummy plugs embedded in a substrate. The backside dummy plugs can be a conductive structure that enhances vertical thermal conductivity of the semiconductor structure and provides electrical decoupling of signals in through-substrate vias (TSVs) in the substrate. The backside dummy plug can include a cavity to accommodate volume changes in other components in the substrate, thereby alleviating mechanical stress in the substrate during thermal cycling and operation of the semiconductor chip. The backside dummy plug including the cavity can be composed of an insulator material or a conductive material. The inventive structures can be employed to form three-dimensional structures having vertical chip integration, in which inter-wafer thermal conductivity is enhanced, cross-talk between signals through TSVs is reduced, and/or mechanical stress to the TSVs is reduced.

公开(公告)号：GB2503048B

公开(公告)日：2014-04-09

申请号：GB201212740

申请日：2011-04-12

Applicant: IBM

Inventor： LAUER ISAAC ,  SOLOMAN PAUL MICHAEL ,  KOESTER STEVEN ,  MAJUMDAR AMLAN

IPC: H01L29/739 ,  H01L29/165

公开(公告)号：DE112010003269T5

公开(公告)日：2013-04-25

申请号：DE112010003269

申请日：2010-08-04

Applicant: IBM

Inventor： BANGSARUNTIP SARUNYA ,  EDELSTEIN DANIEL C ,  KOESTER STEVEN ,  SOLOMAN PAUL M ,  HINSBERG WILLIAM D ,  KIM HO-CHEOL

IPC: H01L21/44

Abstract: Es wird eine Kopplung zwischen einer Struktur mit sublithographischem Rasterabstand und einer Struktur mit lithographischem Rasterabstand gebildet. Eine Vielzahl von leitfähigen Linien mit einem sublithographischen Rasterabstand kann lithographisch strukturiert und entlang einer Linie mit einem Winkel von weniger als 45 Grad bezüglich der Längsrichtung der Vielzahl von leitfähigen Linien geschnitten werden. Alternativ kann ein Copolymer, gemischt mit einem Homopolymer, in einem ausgesparten Bereich angeordnet und selbstorganisiert werden, um eine Vielzahl von leitfähigen Linien mit einem sublithographischen Rasterabstand in dem Bereich mit konstanter Breite und einer lithographischen Abmessung zwischen benachbarten Linien in einem trapezförmigen Bereich zu bilden. In einer weiteren Alternative kann eine erste Vielzahl von leitfähigen Linien mit dem sublithographischen Rasterabstand und eine zweite Vielzahl von leitfähigen Linien mit dem lithographischen Rasterabstand auf der gleichen oder einer anderen Ebene gebildet werden.

公开(公告)号：GB2485493A

公开(公告)日：2012-05-16

申请号：GB201200163

申请日：2010-08-04

Applicant: IBM

Inventor： BANGSARUNTIP SARUNYA ,  EDELSTEIN DANIEL C ,  KIM HO-CHEOL ,  KOESTER STEVEN ,  SOLOMON PAUL M ,  HINSBERG WILLIAM

IPC: H01L21/311 ,  H01L21/44 ,  H01L21/768

Abstract: An interconnection between a sublithographic-pitched structure and a lithographic pitched structure is formed. A plurality of conductive lines having a sublithographic pitch may be lithographically patterned and cut along a line at an angle less than 45 degrees from the lengthwise direction of the plurality of conductive lines. Alternately, a copolymer mixed with homopolymer may be placed into a recessed area and self-aligned to form a plurality of conductive lines having a sublithographic pitch in the constant width region and a lithographic dimension between adjacent lines at a trapezoidal region. Yet alternately, a first plurality of conductive lines with the sublithographic pitch and a second plurality of conductive lines with the lithographic pitch may be formed at the same level or at different.

公开(公告)号：GB2485493B

公开(公告)日：2014-01-15

申请号：GB201200163

申请日：2010-08-04

Applicant: IBM

Inventor： BANGSARUNTIP SARUNYA ,  EDELSTEIN DANIEL C ,  KIM HO-CHEOL ,  KOESTER STEVEN ,  SOLOMON PAUL M ,  HINSBERG WILLIAM

IPC: H01L21/44 ,  H01L21/311 ,  H01L21/768

Abstract: An interconnection between a sublithographic-pitched structure and a lithographic pitched structure is formed. A plurality of conductive lines having a sublithographic pitch may be lithographically patterned and cut along a line at an angle less than 45 degrees from the lengthwise direction of the plurality of conductive lines. Alternately, a copolymer mixed with homopolymer may be placed into a recessed area and self-aligned to form a plurality of conductive lines having a sublithographic pitch in the constant width region and a lithographic dimension between adjacent lines at a trapezoidal region. Yet alternately, a first plurality of conductive lines with the sublithographic pitch and a second plurality of conductive lines with the lithographic pitch may be formed at the same level or at different.

公开(公告)号：AT364903T

公开(公告)日：2007-07-15

申请号：AT05723468

申请日：2005-02-22

Applicant: IBM

Inventor： CHU JACK ,  DEHLINGER GABRIEL ,  GRILL ALFRED ,  KOESTER STEVEN ,  OUYANG QIGING ,  SCHAUB JEREMY

IPC: H01L31/101

Abstract: The invention addresses the problem of creating a high-speed, high-efficiency photodetector that is compatible with Si CMOS technology. The structure consists of a Ge absorbing layer on a thin SOI substrate, and utilizes isolation regions, alternating n- and p-type contacts, and low-resistance surface electrodes. The device achieves high bandwidth by utilizing a buried insulating layer to isolate carriers generated in the underlying substrate, high quantum efficiency over a broad spectrum by utilizing a Ge absorbing layer, low voltage operation by utilizing thin a absorbing layer and narrow electrode spacings, and compatibility with CMOS devices by virtue of its planar structure and use of a group IV absorbing material. The method for fabricating the photodetector uses direct growth of Ge on thin SOI or an epitaxial oxide, and subsequent thermal annealing to achieve a high-quality absorbing layer. This method limits the amount of Si available for interdiffusion, thereby allowing the Ge layer to be annealed without causing substantial dilution of the Ge layer by the underlying Si.