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    Gemoldete Chippackung und Verfahren zum Herstellen derselben
    1.
    发明专利
    Gemoldete Chippackung und Verfahren zum Herstellen derselben 未知

    公开(公告)号：DE102015108246A1

    公开(公告)日：2015-11-26

    申请号：DE102015108246

    申请日：2015-05-26

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： GABLER FRANZ ,  THEUSS HORST

    IPC: H01L23/29 ,  H01L21/56 ,  H01L21/60 ,  H01L23/42 ,  H01L23/488

    Abstract: Gemoldete Chipgpackung und Verfahren zum Herstellen derselben Ein Verfahren zum Herstellen einer gemoldeten Chippackung wird bereitgestellt, welches das Anordnen eines elektronischen Chips auf einer Stützstruktur umfasst; das Ausbilden einer Isolierschicht auf mindestens Teilen des elektronischen Chips; und das Formen einer Kapselung, die den elektronischen Chip und die Stützstruktur durch Verwenden eines Formmaterials, das ein Matrixmaterial und ein leitfähiges Füllmaterial umfasst, mindestens teilweise bedeckt.

    Gemoldete Chippackung und Verfahren zum Herstellen derselben
    2.
    发明专利
    Gemoldete Chippackung und Verfahren zum Herstellen derselben 未知

    公开(公告)号：DE102015108246B4

    公开(公告)日：2020-08-06

    申请号：DE102015108246

    申请日：2015-05-26

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： GABLER FRANZ ,  THEUSS HORST

    IPC: H01L23/29 ,  H01L21/56 ,  H01L21/60 ,  H01L23/42 ,  H01L23/488

    Abstract: Gemoldete Chippackung, aufweisend:einen elektronischen Chip, angeordnet auf einer Stützstruktur und eine Vorderseite und eine Rückseite aufweisend, wobei mindestens zwei elektronische Kontakte auf dem elektronischen Chip ausgebildet sind, wobei ein erster der mindestens zwei elektronischen Kontakte auf der Vorderseite und ein zweiter der elektronischen Kontakte auf der Rückseite ausgebildet ist;eine selektive Isolierschicht, mindestens teilweise auf einem der elektronischen Kontakte angeordnet; undeine gemoldete Kapselung, mindestens die Rückseite des elektronischen Chips und Seitenwände des elektronischen Chips bedeckend, wobei die gemoldete Kapselung ein Matrixmaterial und ein leitfähiges Füllmaterial aufweist,wobei die selektive Isolierschicht elektrisch isolierend ist und das leitfähige Füllmaterial und die gemoldete Kapselung elektrisch leitfähig sind.

    Ein Verfahren zur Bearbeitung eines Substrats und ein Verfahren zur Bearbeitung eines Wafers
    3.
    发明专利
    Ein Verfahren zur Bearbeitung eines Substrats und ein Verfahren zur Bearbeitung eines Wafers 未知

    公开(公告)号：DE102015112845A1

    公开(公告)日：2016-02-11

    申请号：DE102015112845

    申请日：2015-08-05

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： GABLER FRANZ ,  PÜSCHNER FRANK ,  SCHAETZLER BERNHARD

    IPC: H01L21/50 ,  H01L23/31

    Abstract: Gemäß verschiedenen Ausführungsformen kann ein Substratbearbeitungsverfahren (100) Folgendes umfassen: das Ausbilden einer Vielzahl an Gräben in ein Substrat hinein zwischen zwei Chip-Strukturen im Substrat, wobei die Gräben mindestens eine Säule zwischen den zwei Chip-Strukturen und eine Seitenwand auf jeder der zwei Chip-Strukturen definieren (110); das Anordnen eines Hilfs-Trägerelements auf dem Substrat, um die Chip-Strukturen und die mindestens eine Säule zu halten (120); das zumindest teilweise Füllen der Gräben mit Einkapselungsmaterial, um die mindestens eine Säule und die Seitenwände zu bedecken (130), wodurch die Chip-Strukturen zumindest teilweise eingekapselt werden; das Entfernen eines Abschnitts des Einkapselungsmaterials, um mindestens einen Abschnitt der mindestens einen Säule freizulegen (140); und das zumindest teilweise Entfernen der mindestens einen Säule (150).

    VERFAHREN ZUM ELEKTRISCHEN ISOLIEREN GEMEINSAM BENUTZTER ZULEITUNGEN EINES LEITERRAHMENSTREIFENS
    5.
    发明专利
    VERFAHREN ZUM ELEKTRISCHEN ISOLIEREN GEMEINSAM BENUTZTER ZULEITUNGEN EINES LEITERRAHMENSTREIFENS 未知

    公开(公告)号：DE102014116379A1

    公开(公告)日：2015-05-13

    申请号：DE102014116379

    申请日：2014-11-10

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： PUESCHNER FRANK ,  SCHAETZLER BERNHARD ,  LEE TECK SIM ,  GABLER FRANZ ,  KONG PEI PEI ,  LIM BOON HUAT

    IPC: H01L21/58 ,  H01L21/60 ,  H01L23/495

    Abstract: Ein Leiterrahmenstreifen umfasst eine Vielzahl von verbundenen Einheitsleiterrahmen, wobei jeder Einheitsleiterrahmen eine Dieauflage und eine Vielzahl von mit einem Rand des Einheitsleiterrahmens verbundenen Zuleitungen aufweist. An den Dieauflagen ist ein Halbleiterdie befestigt. Eine Formmasse deckt die Einheitsleiterrahmen ab, einschließlich der Halbleiterdies. Vor dem Testen oder sonstigen Verarbeiten des Leiterrahmenstreifens wird in eine Region der Zuleitungen, die benachbarte der Einheitsleiterrahmen gemeinsam benutzen, ein Spalt geätzt. Der Spalt erstreckt sich zumindest großteils durch die gemeinsam benutzten Zuleitungen. Vor dem nachfolgenden Verarbeiten wird in der Formmasse rund um den Rand der Einheitsleiterrahmen, auch unterhalb des Spalts in den gemeinsam benutzten Zuleitungen, ein Teilschnitt vorgenommen, um die Zuleitungen der Einheitsleiterrahmen elektrisch zu isolieren.

    LEITERRAHMENSTREIFEN UND VERFAHREN ZUM ELEKTRISCHEN ISOLIEREN GEMEINSAM BENUTZTER ZULEITUNGEN EINES LEITERRAHMENSTREIFENS
    6.
    发明专利
    LEITERRAHMENSTREIFEN UND VERFAHREN ZUM ELEKTRISCHEN ISOLIEREN GEMEINSAM BENUTZTER ZULEITUNGEN EINES LEITERRAHMENSTREIFENS 未知

    公开(公告)号：DE102014116379B4

    公开(公告)日：2021-08-19

    申请号：DE102014116379

    申请日：2014-11-10

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： PUESCHNER FRANK ,  SCHAETZLER BERNHARD ,  LEE TECK SIM ,  GABLER FRANZ ,  KONG PEI PEI ,  LIM BOON HUAT

    IPC: H01L21/58 ,  H01L21/60 ,  H01L23/495

    Abstract: Verfahren zur Verarbeitung eines Leiterrahmenstreifens (100), der eine Vielzahl verbundener Einheitsleiterrahmen (102) umfasst, wobei jeder Einheitsleiterrahmen (102) eine Dieauflage (104) und eine Vielzahl von mit einem Rand des Einheitsleiterrahmens (102) verbundenen Zuleitungen(112) aufweist, wobei das Verfahren Folgendes umfasst:Befestigen eines Halbleiterdies (106) an den Dieauflagen (104) ;Abdecken der Einheitsleiterrahmen (102), einschließlich der Halbleiterdies (106), mit einer Formmasse (116);Ausbilden einer Maske (202) auf einer Seite der Dieauflagen (104) und der Zuleitungen (112), die von der Formmasse (116) nicht abgedeckt sind, wobei die Maske (202) Öffnungen (204) aufweist, die eine Region der Zuleitungen (112) freilegt, die benachbarte der Einheitsleiterrahmen (102) gemeinsam benutzen;Ätzen der freigelegten Region der gemeinsam benutzten Zuleitungen (112), um die gemeinsam benutzten Zuleitungen (112) durch einen Spalt (G) zu trennen, der sich zumindest großteils durch die gemeinsam benutzten Zuleitungen (112) erstreckt;teilweises Schneiden durch die Formmasse (116) rund um den Rand der Einheitsleiterrahmen (102), auch unterhalb des Spalts (G) in den gemeinsam benutzten Zuleitungen (112), um die Zuleitungen (112) der Einheitsleiterrahmen (102) elektrisch zu isolieren;Verarbeiten des Leiterrahmenstreifens (100) nach dem teilweisen Durchschneiden der Formmasse (116);wobei der Spalt (G) sich vollständig durch die gemeinsam benutzten Zuleitungen (112) erstreckt, um jede der gemeinsam benutzten Zuleitungen (112) physikalisch in zumindest zwei verschiedene Abschnitte (112', 112'') zu trennen; undstromloses Plattieren der Seite der Dieauflagen (104) und der Zuleitungen (112), die von der Formmasse (116) nicht abgedeckt sind, von Seitenwänden (206) der Abschnitte (112', 112'') der gemeinsam benutzten Zuleitungen (112), die durch das Ätzen freigelegt sind, und der Formmasse (116) auf der Unterseite des Spalts (G) oder, alternativ zur Formmasse (116) auf der Unterseite des Spalts (G), einer Ätzstoppschicht (200) auf der Unterseite des Spalts (G), die auf einer Seite der Zuleitungen (112), die von der Formmasse (116) abgedeckt ist, aufgebracht wurde, vor dem teilweisen Durchschneiden der Formmasse (116).

    Ein Verfahren zur Bearbeitung eines Substrats und ein Verfahren zur Bearbeitung eines Wafers
    7.
    发明专利
    Ein Verfahren zur Bearbeitung eines Substrats und ein Verfahren zur Bearbeitung eines Wafers 未知

    公开(公告)号：DE102015112845B4

    公开(公告)日：2020-01-02

    申请号：DE102015112845

    申请日：2015-08-05

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： GABLER FRANZ ,  PÜSCHNER FRANK ,  SCHAETZLER BERNHARD

    IPC: H01L21/50 ,  H01L23/31

    Abstract: Substratbearbeitungsverfahren (100), wobei das Verfahren (100) Folgendes umfasst:das Ausbilden einer Vielzahl an Gräben in ein Substrat hinein zwischen zwei Chip-Strukturen im Substrat, wobei die Gräben mindestens eine Säule zwischen den zwei Chip-Strukturen und eine Seitenwand auf jeder der zwei Chip-Strukturen definieren (110);das Anordnen eines Hilfs-Trägerelements auf dem Substrat, um die Chip-Strukturen und die mindestens eine Säule zu halten (120);das zumindest teilweise Füllen der Gräben mit Einkapselungsmaterial, um die mindestens eine Säule und die Seitenwände zu bedecken, wodurch die Chip-Strukturen zumindest teilweise eingekapselt werden (130);das Entfernen eines Abschnitts des Einkapselungsmaterials, um zumindest einen Abschnitt der mindestens einen Säule freizulegen (140); unddas zumindest teilweise Entfernen der mindestens einen Säule (150).

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