公开(公告)号：DE102018112498A1

公开(公告)日：2018-11-29

申请号：DE102018112498

申请日：2018-05-24

Applicant: INFINEON TECHNOLOGIES AG

Inventor： CHEN LIU ,  DELAROZEE GILLES ,  KOO WEI HAN ,  LEE TECK SIM ,  STOEK THOMAS ,  WONG JIA YI

IPC: H01L23/36 ,  H01L23/488 ,  H01L25/07

Abstract: Eine Halbleiter-Chip-Baugruppe umfasst einen elektrisch leitfähigen Träger und einen Halbleiter-Chip, der über dem elektrisch leitfähigen Träger angeordnet ist. Der Halbleiter-Chip weist eine erste Oberfläche, die dem elektrisch leitfähigen Träger zugewendet ist, und eine zweite Oberfläche, die zu der ersten Oberfläche entgegengesetzt ist, auf. Eine Metallplatte weist eine erste Oberfläche, die mit der zweiten Oberfläche des Halbleiter-Chips mechanisch verbunden ist, und eine zweite Oberfläche, die zu der ersten Oberfläche der Metallplatte entgegengesetzt ist, auf. Die Metallplatte überlappt die zweite Oberfläche des Halbleiter-Chips vollständig. Die zweite Oberfläche der Metallplatte ist an einem Umfang der Halbleiter-Chip-Baugruppe zumindest teilweise freiliegend.

公开(公告)号：DE102018106917A1

公开(公告)日：2018-09-27

申请号：DE102018106917

申请日：2018-03-23

Applicant: INFINEON TECHNOLOGIES AG

Inventor： MACHEINER STEFAN ,  CHONG CHOOI MEI ,  HUD AMIRUL AFIQ ,  LEE TECK SIM ,  STOEK THOMAS ,  TAN WEI HING ,  WANG LEE SHUANG

IPC: H01L25/16 ,  H01L21/60 ,  H02K11/30 ,  H02M1/00

Abstract: Bei manchen Beispielen beinhaltet eine Vorrichtung ein Leistungsversorgungselement und ein Referenzspannungselement, wobei das Referenzspannungselement von dem Leistungsversorgungselement elektrisch isoliert ist. Die Vorrichtung beinhaltet ferner einen High-Side-Halbleiter-Die, der mindestens zwei High-Side-Transistoren beinhaltet, wobei jeder High-Side-Transistor der mindestens zwei High-Side-Transistoren elektrisch mit dem Leistungsversorgungselement verbunden ist. Die Vorrichtung beinhaltet auch einen Low-Side-Halbleiter-Die, der mindestens zwei Low-Side-Transistoren beinhaltet, wobei jeder Low-Side-Transistor der mindestens zwei Low-Side-Transistoren elektrisch mit dem Referenzspannungselement verbunden ist. Die Vorrichtung beinhaltet mindestens zwei Schaltelemente, wobei jedes Schaltelement der mindestens zwei Schaltelemente elektrisch mit einem jeweiligen High-Side-Transistor der mindestens zwei High-Side-Transistoren und einem jeweiligen Low-Side-Transistor der mindestens zwei Low-Side-Transistoren verbunden ist.

公开(公告)号：DE102014116379B4

公开(公告)日：2021-08-19

申请号：DE102014116379

申请日：2014-11-10

Applicant: INFINEON TECHNOLOGIES AG

Inventor： PUESCHNER FRANK ,  SCHAETZLER BERNHARD ,  LEE TECK SIM ,  GABLER FRANZ ,  KONG PEI PEI ,  LIM BOON HUAT

IPC: H01L21/58 ,  H01L21/60 ,  H01L23/495

Abstract: Verfahren zur Verarbeitung eines Leiterrahmenstreifens (100), der eine Vielzahl verbundener Einheitsleiterrahmen (102) umfasst, wobei jeder Einheitsleiterrahmen (102) eine Dieauflage (104) und eine Vielzahl von mit einem Rand des Einheitsleiterrahmens (102) verbundenen Zuleitungen(112) aufweist, wobei das Verfahren Folgendes umfasst:Befestigen eines Halbleiterdies (106) an den Dieauflagen (104) ;Abdecken der Einheitsleiterrahmen (102), einschließlich der Halbleiterdies (106), mit einer Formmasse (116);Ausbilden einer Maske (202) auf einer Seite der Dieauflagen (104) und der Zuleitungen (112), die von der Formmasse (116) nicht abgedeckt sind, wobei die Maske (202) Öffnungen (204) aufweist, die eine Region der Zuleitungen (112) freilegt, die benachbarte der Einheitsleiterrahmen (102) gemeinsam benutzen;Ätzen der freigelegten Region der gemeinsam benutzten Zuleitungen (112), um die gemeinsam benutzten Zuleitungen (112) durch einen Spalt (G) zu trennen, der sich zumindest großteils durch die gemeinsam benutzten Zuleitungen (112) erstreckt;teilweises Schneiden durch die Formmasse (116) rund um den Rand der Einheitsleiterrahmen (102), auch unterhalb des Spalts (G) in den gemeinsam benutzten Zuleitungen (112), um die Zuleitungen (112) der Einheitsleiterrahmen (102) elektrisch zu isolieren;Verarbeiten des Leiterrahmenstreifens (100) nach dem teilweisen Durchschneiden der Formmasse (116);wobei der Spalt (G) sich vollständig durch die gemeinsam benutzten Zuleitungen (112) erstreckt, um jede der gemeinsam benutzten Zuleitungen (112) physikalisch in zumindest zwei verschiedene Abschnitte (112', 112'') zu trennen; undstromloses Plattieren der Seite der Dieauflagen (104) und der Zuleitungen (112), die von der Formmasse (116) nicht abgedeckt sind, von Seitenwänden (206) der Abschnitte (112', 112'') der gemeinsam benutzten Zuleitungen (112), die durch das Ätzen freigelegt sind, und der Formmasse (116) auf der Unterseite des Spalts (G) oder, alternativ zur Formmasse (116) auf der Unterseite des Spalts (G), einer Ätzstoppschicht (200) auf der Unterseite des Spalts (G), die auf einer Seite der Zuleitungen (112), die von der Formmasse (116) abgedeckt ist, aufgebracht wurde, vor dem teilweisen Durchschneiden der Formmasse (116).

公开(公告)号：DE102015109073A1

公开(公告)日：2016-12-15

申请号：DE102015109073

申请日：2015-06-09

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OTREMBA RALF ,  KASZTELAN CHRISTIAN ,  FUERGUT EDWARD ,  LEE TECK SIM ,  WANG LEE SHUANG ,  KUEK HSIEH TING ,  MURUGAN SANJAY KUMAR

IPC: H01L23/31 ,  H01L23/495

Abstract: Eine Vorrichtung weist ein Verkapselungsmaterial, eine erste Zuleitung und eine zweite Zuleitung, die aus einer Fläche des Verkapselungsmaterials vorstehen, auf. Die Aussparung erstreckt sich in die Fläche des Verkapselungsmaterials. Eine Erhöhung ist auf der Fläche des Verkapselungsmaterials angeordnet, wobei die erste Zuleitung aus der Erhöhung vorsteht.

公开(公告)号：DE102010060801A1

公开(公告)日：2011-06-22

申请号：DE102010060801

申请日：2010-11-25

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LEE TECK SIM ,  TAN CHEE VOON ,  WONG KWAI HONG

IPC: H01L23/04 ,  H01L21/52

Abstract: Eine Halbleitergehäusevorrichtung mit einem vorstehenden Bauteilabschnitt und ein Verfahren zum Verpacken der Halbleitervorrichtung (10) werden offenbart. Die Halbleitervorrichtung (10) weist ein Bauteil (16) wie z. B. einen Leiterrahmen (16) und einen Verpackungsformkörper (42) auf. Der Verpackungsformkörper (42) wird um einen Abschnitt des Bauteils ausgebildet und eine Aussparung (14) wird im Verpackungsformkörper (42) benachbart zum vorstehenden Abschnitt (12) des Bauteils (16) ausgebildet, um zu verhindern, dass der vorstehende Abschnitt (12) des Bauteils (16) andere benachbarte und angrenzende Halbleitervorrichtungen (10) beschädigt.

公开(公告)号：DE102020129423A1

公开(公告)日：2022-05-12

申请号：DE102020129423

申请日：2020-11-09

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FUERGUT EDWARD ,  HONG CHII SHANG ,  LEE TECK SIM ,  OTREMBA RALF ,  PEDONE DANIEL ,  SCHMOELZER BERND

IPC: H01L23/31 ,  H01L21/58 ,  H01L23/367 ,  H01L23/40 ,  H01L23/495

Abstract: Ein Package (100) zum Montieren auf einer Montagebasis (102), wobei das Package (100) einen Träger (106), eine elektronische Komponente (108), welche an dem Träger (106) montiert ist, Leiter (110), welche mit der elektronischen Komponente (108) elektrisch gekoppelt sind und mit der Montagebasis (102) elektrisch zu koppeln sind, und einen linearen Abstandshalter (112) zum Definieren eines Abstands in Bezug auf den Träger (106) aufweist.

公开(公告)号：DE102018201013A1

公开(公告)日：2018-07-26

申请号：DE102018201013

申请日：2018-01-23

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BAJURI MOHD KAHAR ,  CABATBAT EDMUND SALES ,  CRUZ GAYLORD EVANGELISTA ,  HUD AMIRUL AFIQ ,  LEE TECK SIM ,  SANTOS NORBERT JOSON ,  TAI CHIEW LI ,  YANG CHIN WEI

IPC: H01L21/56 ,  H01L21/60 ,  H01L23/28 ,  H01L23/36 ,  H01L23/495

Abstract: Ein Verfahren zum Formen eines Halbleiterbauelement-Package umfasst das Bereitstellen eines Leiterrahmens mit einer peripheren Struktur und einem Wärmekörper mit einer oberen und einer unteren Oberfläche, wobei der Wärmekörper an der peripheren Struktur angebracht ist. Ein Halbleiter-Die ist an dem Wärmekörper angebracht. Der Halbleiter-Die ist mit einer Formmasse eingekapselt, während der Wärmekörper an der peripheren Struktur angebracht ist. Der Wärmekörper ist vollständig frei von Verbindern vor dem Einkapseln.

公开(公告)号：DE102015100862A1

公开(公告)日：2015-07-30

申请号：DE102015100862

申请日：2015-01-21

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OTREMBA RALF ,  LEE TECK SIM ,  SCHIESS KLAUS ,  HOEGLAUER JOSEF ,  SCHREDL JÜRGEN ,  SCHLOEGEL XAVER

IPC: H01L23/488 ,  H01L21/50 ,  H01L21/60 ,  H01L23/31

Abstract: Ein elektronisches Bauelement enthält einen Halbleiterchip, der eine Elektrode, ein Substratelement und ein Kontaktelement enthält, das die Elektrode mit dem Substratelement verbindet. Das elektronische Bauelement enthält weiter eine Einkapselungsmasse, die ausgestaltet ist, um das Kontaktelement mindestens teilweise freigelegt zu lassen, sodass sich eine Wärmesenke mit dem Kontaktelement verbinden lässt.

公开(公告)号：DE102009010199B4

公开(公告)日：2013-04-11

申请号：DE102009010199

申请日：2009-02-23

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LEE TECK SIM ,  YONG WAE CHET ,  GOLLER BERND ,  LIM BOON KIAN

IPC: H01L23/31 ,  H01L21/56 ,  H01L23/495 ,  H01L23/498

Abstract: Halbleiter-Package, aufweisend: einen Systemträger (30), der aufweist: ein Die-Pad (32) mit einer ersten Hauptoberfläche (38) und einer gegenüberliegenden zweiten Hauptoberfläche (40), wobei die zweite Hauptoberfläche (40) eine Lötkontaktfläche für eine Anbringungsoberfläche (70) einer PCB ist, die eine Dicke definieren, und mit mindestens einer Umfangskante (44); eine Formschlossöffnung (42), die von der mindestens einen Umfangskante (44) beabstandet ist und durch die Dicke des Die-Pad (32) zwischen der ersten und zweiten Hauptoberfläche (38, 40) verläuft; einen Entlüftungskanal (50), der als Kanal in der zweiten Hauptoberfläche (40) ausgeführt ist und durch einen Teil der Dicke oder die Dicke zwischen der ersten und der zweiten Hauptoberfläche (38, 40) sowie von der mindestens einen Umfangskante (44) zu der Formschlossöffnung (42) verläuft, sodass die Formschlossöffnung (42) mit der mindestens einen Umfangskante (44) in Verbindung steht; einen an der ersten Hauptoberfläche (38) angebrachten Halbleiterchip (32), wobei die Formschlossöffnung (42) freiliegend bleibt; und...

公开(公告)号：DE102020104220A1

公开(公告)日：2021-08-19

申请号：DE102020104220

申请日：2020-02-18

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OTREMBA RALF ,  HO KAR MENG ,  KUTSCHAK MATTEO-ALESSANDRO ,  LEE TECK SIM

IPC: H01L23/40 ,  H01L23/31 ,  H01L23/495 ,  H01L23/62

Abstract: Es wird ein Transistor-Outline-Gehäuse bereitgestellt. Das Transistor-Outline-Gehäuse kann einen Transistorchip, der mehrere Verbindungspads beinhaltet, den Transistorchip verkapselndes Verkapselungsmaterial, mehrere mit den mehreren Verbindungspads gekoppelte Verbindungsleitungen, die sich auf einer ersten Seite des Transistor-Outline-Gehäuses aus dem Verkapselungsmaterial erstrecken, ein sich durch das Verkapselungsmaterial erstreckendes Montagedurchgangsloch, wobei das Montagedurchgangsloch an einer zweiten Seite des Transistor-Outline-Gehäuses gegenüber der ersten Seite angeordnet ist, und ein Kühlkörpermaterial über dem Verkapselungsmaterial beinhalten, wobei das Montagedurchgangsloch von dem Kühlkörpermaterial elektrisch isoliert ist, und wobei mindestens ein Teil des Verkapselungsmaterials auf der zweiten Seite des Transistor-Outline-Gehäuses kein Kühlkörpermaterial aufweist.