公开(公告)号：WO2006114267A3

公开(公告)日：2007-04-19

申请号：PCT/EP2006003795

申请日：2006-04-25

Applicant: INFINEON TECHNOLOGIES AG ,  BIRZER CHRISTIAN ,  BOCK GERALD ,  ORT THOMAS ,  RAKOW BERND ,  SCHAETZLER BERNHARD ,  SCHOTT ALBERT ,  STEINER RAINER ,  WAIDHAS BERND ,  WALTER JUERGEN

Inventor： BIRZER CHRISTIAN ,  BOCK GERALD ,  ORT THOMAS ,  RAKOW BERND ,  SCHAETZLER BERNHARD ,  SCHOTT ALBERT ,  STEINER RAINER ,  WAIDHAS BERND ,  WALTER JUERGEN

IPC: H01L23/498 ,  H05K3/34

CPC classification number: B23K3/0623 ,  B23K2201/40 ,  H01L23/49816 ,  H01L23/49866 ,  H01L24/48 ,  H01L24/73 ,  H01L2224/0557 ,  H01L2224/05571 ,  H01L2224/05573 ,  H01L2224/16 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/48227 ,  H01L2224/48228 ,  H01L2224/48465 ,  H01L2224/73204 ,  H01L2224/73265 ,  H01L2224/83102 ,  H01L2224/92125 ,  H01L2924/00014 ,  H01L2924/01029 ,  H01L2924/01079 ,  H01L2924/01327 ,  H01L2924/014 ,  H01L2924/12044 ,  H01L2924/14 ,  H01L2924/15183 ,  H01L2924/15311 ,  H01L2924/181 ,  H05K3/3436 ,  H05K3/3463 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/05599 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: An electronic component includes a substrate with outer contact areas including copper. Lead-free solder bumps are disposed on the outer contact areas of the electronic component. An electronic configuration includes an electronic component and a printed circuit board. The electronic component is mounted on the printed circuit board by lead-free solder electrical connections.

Abstract translation: 电子部件包括具有包括铜的外部接触区域的基板。 无铅焊料凸点设置在电子部件的外部接触区域上。 电子配置包括电子部件和印刷电路板。 电子元件通过无铅焊接电气连接安装在印刷电路板上。

公开(公告)号：DE102014116379A1

公开(公告)日：2015-05-13

申请号：DE102014116379

申请日：2014-11-10

Applicant: INFINEON TECHNOLOGIES AG

Inventor： PUESCHNER FRANK ,  SCHAETZLER BERNHARD ,  LEE TECK SIM ,  GABLER FRANZ ,  KONG PEI PEI ,  LIM BOON HUAT

IPC: H01L21/58 ,  H01L21/60 ,  H01L23/495

Abstract: Ein Leiterrahmenstreifen umfasst eine Vielzahl von verbundenen Einheitsleiterrahmen, wobei jeder Einheitsleiterrahmen eine Dieauflage und eine Vielzahl von mit einem Rand des Einheitsleiterrahmens verbundenen Zuleitungen aufweist. An den Dieauflagen ist ein Halbleiterdie befestigt. Eine Formmasse deckt die Einheitsleiterrahmen ab, einschließlich der Halbleiterdies. Vor dem Testen oder sonstigen Verarbeiten des Leiterrahmenstreifens wird in eine Region der Zuleitungen, die benachbarte der Einheitsleiterrahmen gemeinsam benutzen, ein Spalt geätzt. Der Spalt erstreckt sich zumindest großteils durch die gemeinsam benutzten Zuleitungen. Vor dem nachfolgenden Verarbeiten wird in der Formmasse rund um den Rand der Einheitsleiterrahmen, auch unterhalb des Spalts in den gemeinsam benutzten Zuleitungen, ein Teilschnitt vorgenommen, um die Zuleitungen der Einheitsleiterrahmen elektrisch zu isolieren.

公开(公告)号：DE10124970B4

公开(公告)日：2007-02-22

申请号：DE10124970

申请日：2001-05-21

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SCHAETZLER BERNHARD ,  ERNST GEORG ,  LEE TAN LOON

IPC: H01L23/50 ,  H01L21/50 ,  H01L21/60 ,  H01L23/28 ,  H01L23/31 ,  H01L23/495

Abstract: The invention relates to an electronic device having a semiconductor chip and a leadframe. The leadframe has a flat conductor frame. A semiconductor chip connection plate is configured in the center of the flat conductor frame. The semiconductor chip connection plate is structured by elongate openings all around the position of the semiconductor chip to form an island that carries the semiconductor chip and a ring that surrounds the island. Furthermore, the invention relates to a method for producing such an electronic device and to a corresponding leadframe.

公开(公告)号：DE19526010B4

公开(公告)日：2005-10-13

申请号：DE19526010

申请日：1995-07-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SCHAETZLER BERNHARD ,  ERNST GEORG

IPC: H01L23/31 ,  H01L23/495 ,  H01L21/50 ,  H01L23/50

公开(公告)号：DE10360708A1

公开(公告)日：2005-07-28

申请号：DE10360708

申请日：2003-12-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： POHL JENS ,  ROEMER BERND ,  SCHAETZLER BERNHARD ,  VILSMEIER HERMANN ,  WOERNER HOLGER ,  ZUHR BERNHARD ,  STUEMPFL CHRISTIAN

IPC: H01L23/12 ,  H01L21/56 ,  H01L23/00 ,  H01L23/04 ,  H01L23/31 ,  H01L23/498 ,  H01L25/10 ,  H01L25/065 ,  H01L23/50 ,  H01L23/16 ,  H01L21/50

Abstract: An electronic semiconductor module component with a semiconductor stack includes semiconductor components arranged in a vertically stacked relationship. A basic semiconductor component includes a lower interposing unit, on which lower external contact pads are arranged. The basic semiconductor component further includes an upper interposing unit, on which upper external contact pads are arranged. The two interposing units are electrically connected to one another via bonding connections disposed at their edge areas. The basic semiconductor component is a compact component on which different, customer-specific semiconductor components can be stacked.

公开(公告)号：DE102015112845A1

公开(公告)日：2016-02-11

申请号：DE102015112845

申请日：2015-08-05

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GABLER FRANZ ,  PÜSCHNER FRANK ,  SCHAETZLER BERNHARD

IPC: H01L21/50 ,  H01L23/31

Abstract: Gemäß verschiedenen Ausführungsformen kann ein Substratbearbeitungsverfahren (100) Folgendes umfassen: das Ausbilden einer Vielzahl an Gräben in ein Substrat hinein zwischen zwei Chip-Strukturen im Substrat, wobei die Gräben mindestens eine Säule zwischen den zwei Chip-Strukturen und eine Seitenwand auf jeder der zwei Chip-Strukturen definieren (110); das Anordnen eines Hilfs-Trägerelements auf dem Substrat, um die Chip-Strukturen und die mindestens eine Säule zu halten (120); das zumindest teilweise Füllen der Gräben mit Einkapselungsmaterial, um die mindestens eine Säule und die Seitenwände zu bedecken (130), wodurch die Chip-Strukturen zumindest teilweise eingekapselt werden; das Entfernen eines Abschnitts des Einkapselungsmaterials, um mindestens einen Abschnitt der mindestens einen Säule freizulegen (140); und das zumindest teilweise Entfernen der mindestens einen Säule (150).

公开(公告)号：DE10124970A1

公开(公告)日：2002-11-28

申请号：DE10124970

申请日：2001-05-21

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SCHAETZLER BERNHARD ,  ERNST GEORG ,  LEE TAN TAN LOON

IPC: H01L23/31 ,  H01L23/495 ,  H01L23/50 ,  H01L23/28 ,  H01L21/50

Abstract: Electronic component comprises a semiconductor chip (1); a plastic housing (29); and a system support. The chip is mounted on a semiconductor chip connecting plate in the center of a flat lead frame of the support. The surface of the connecting plate of the lead frame is larger than the base surface (6) of the chip and the connecting plate has openings (7) extending along the edge sides (8, 9, 10, 11) of the chip. The lead frame has a ring surrounded by the openings. Independent claims are also included for: a system support used in the electronic component; and a process for the production of an electronic component. Preferred Features: The ring is thinner than the connecting plate. The connecting plate is electrically connected to the ring and has a mass potential.

公开(公告)号：DE102014116379B4

公开(公告)日：2021-08-19

申请号：DE102014116379

申请日：2014-11-10

Applicant: INFINEON TECHNOLOGIES AG

Inventor： PUESCHNER FRANK ,  SCHAETZLER BERNHARD ,  LEE TECK SIM ,  GABLER FRANZ ,  KONG PEI PEI ,  LIM BOON HUAT

IPC: H01L21/58 ,  H01L21/60 ,  H01L23/495

Abstract: Verfahren zur Verarbeitung eines Leiterrahmenstreifens (100), der eine Vielzahl verbundener Einheitsleiterrahmen (102) umfasst, wobei jeder Einheitsleiterrahmen (102) eine Dieauflage (104) und eine Vielzahl von mit einem Rand des Einheitsleiterrahmens (102) verbundenen Zuleitungen(112) aufweist, wobei das Verfahren Folgendes umfasst:Befestigen eines Halbleiterdies (106) an den Dieauflagen (104) ;Abdecken der Einheitsleiterrahmen (102), einschließlich der Halbleiterdies (106), mit einer Formmasse (116);Ausbilden einer Maske (202) auf einer Seite der Dieauflagen (104) und der Zuleitungen (112), die von der Formmasse (116) nicht abgedeckt sind, wobei die Maske (202) Öffnungen (204) aufweist, die eine Region der Zuleitungen (112) freilegt, die benachbarte der Einheitsleiterrahmen (102) gemeinsam benutzen;Ätzen der freigelegten Region der gemeinsam benutzten Zuleitungen (112), um die gemeinsam benutzten Zuleitungen (112) durch einen Spalt (G) zu trennen, der sich zumindest großteils durch die gemeinsam benutzten Zuleitungen (112) erstreckt;teilweises Schneiden durch die Formmasse (116) rund um den Rand der Einheitsleiterrahmen (102), auch unterhalb des Spalts (G) in den gemeinsam benutzten Zuleitungen (112), um die Zuleitungen (112) der Einheitsleiterrahmen (102) elektrisch zu isolieren;Verarbeiten des Leiterrahmenstreifens (100) nach dem teilweisen Durchschneiden der Formmasse (116);wobei der Spalt (G) sich vollständig durch die gemeinsam benutzten Zuleitungen (112) erstreckt, um jede der gemeinsam benutzten Zuleitungen (112) physikalisch in zumindest zwei verschiedene Abschnitte (112', 112'') zu trennen; undstromloses Plattieren der Seite der Dieauflagen (104) und der Zuleitungen (112), die von der Formmasse (116) nicht abgedeckt sind, von Seitenwänden (206) der Abschnitte (112', 112'') der gemeinsam benutzten Zuleitungen (112), die durch das Ätzen freigelegt sind, und der Formmasse (116) auf der Unterseite des Spalts (G) oder, alternativ zur Formmasse (116) auf der Unterseite des Spalts (G), einer Ätzstoppschicht (200) auf der Unterseite des Spalts (G), die auf einer Seite der Zuleitungen (112), die von der Formmasse (116) abgedeckt ist, aufgebracht wurde, vor dem teilweisen Durchschneiden der Formmasse (116).

公开(公告)号：DE102015112845B4

公开(公告)日：2020-01-02

申请号：DE102015112845

申请日：2015-08-05

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GABLER FRANZ ,  PÜSCHNER FRANK ,  SCHAETZLER BERNHARD

IPC: H01L21/50 ,  H01L23/31

Abstract: Substratbearbeitungsverfahren (100), wobei das Verfahren (100) Folgendes umfasst:das Ausbilden einer Vielzahl an Gräben in ein Substrat hinein zwischen zwei Chip-Strukturen im Substrat, wobei die Gräben mindestens eine Säule zwischen den zwei Chip-Strukturen und eine Seitenwand auf jeder der zwei Chip-Strukturen definieren (110);das Anordnen eines Hilfs-Trägerelements auf dem Substrat, um die Chip-Strukturen und die mindestens eine Säule zu halten (120);das zumindest teilweise Füllen der Gräben mit Einkapselungsmaterial, um die mindestens eine Säule und die Seitenwände zu bedecken, wodurch die Chip-Strukturen zumindest teilweise eingekapselt werden (130);das Entfernen eines Abschnitts des Einkapselungsmaterials, um zumindest einen Abschnitt der mindestens einen Säule freizulegen (140); unddas zumindest teilweise Entfernen der mindestens einen Säule (150).

公开(公告)号：DE10360708B4

公开(公告)日：2008-04-10

申请号：DE10360708

申请日：2003-12-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： POHL JENS ,  ROEMER BERND ,  SCHAETZLER BERNHARD ,  VILSMEIER HERMANN ,  WOERNER HOLGER ,  ZUHR BERNHARD ,  STUEMPFL CHRISTIAN

IPC: H01L23/12 ,  H01L25/065 ,  H01L21/50 ,  H01L21/56 ,  H01L23/00 ,  H01L23/04 ,  H01L23/16 ,  H01L23/31 ,  H01L23/498 ,  H01L23/50 ,  H01L25/10

Abstract: An electronic semiconductor module component with a semiconductor stack includes semiconductor components arranged in a vertically stacked relationship. A basic semiconductor component includes a lower interposing unit, on which lower external contact pads are arranged. The basic semiconductor component further includes an upper interposing unit, on which upper external contact pads are arranged. The two interposing units are electrically connected to one another via bonding connections disposed at their edge areas. The basic semiconductor component is a compact component on which different, customer-specific semiconductor components can be stacked.