公开(公告)号：DE102012109355A1

公开(公告)日：2013-04-04

申请号：DE102012109355

申请日：2012-10-02

Applicant: INFINEON TECHNOLOGIES AG

Inventor： MARTENS STEFAN ,  VAUPEL MATHIAS

IPC: H01L21/78 ,  H01L21/301 ,  H01L21/304 ,  H01L21/308 ,  H01L21/66

Abstract: Gemäß einer Ausführungsform der vorliegenden Erfindung weist ein Verfahren zur Herstellung eines Halbleiterbauelements (100) auf das Bereitstellen eines Wafers, der eine obere Oberfläche und eine gegenüberliegende untere Oberfläche aufweist. Die obere Oberfläche weist eine Mehrzahl von Zerteilungskanälen (15) auf. Der Wafer weist an die obere Oberfläche angrenzend eine Mehrzahl von Chips (100) auf. Jeder Chip (100) der Mehrzahl von Chips (100) wird durch einen Zerteilungskanal (15) der Mehrzahl von Zerteilungskanälen (15) von einem anderen Chip (100) der Mehrzahl von Chips (100) getrennt. In dem Wafer werden von der oberen Oberfläche aus Gräben gebildet. Die Gräben werden entlang der Mehrzahl von Zerteilungskanälen (15) orientiert. Nach dem Bilden der Gräben wird die Mehrzahl von Chips (100) geprüft, um erste Chips (100) zu identifizieren, die von verbleibenden Chips (100) der Mehrzahl von Chips (100) zu trennen sind. Nach dem Prüfen der Mehrzahl von Chips (100) wird der Wafer einem Schleifprozess von der hinteren Oberfläche aus ausgesetzt. Der Schleifprozess trennt den Wafer zu der Mehrzahl von Chips (100).

公开(公告)号：DE102012109355B4

公开(公告)日：2016-12-01

申请号：DE102012109355

申请日：2012-10-02

Applicant: INFINEON TECHNOLOGIES AG

Inventor： MARTENS STEFAN ,  VAUPEL MATHIAS

IPC: H01L21/78 ,  H01L21/301 ,  H01L21/304 ,  H01L21/308 ,  H01L21/66

Abstract: Verfahren zur Herstellung eines Halbleiterbauelements (100), wobei das Verfahren Folgendes aufweist: • Bereitstellen eines Wafers mit einer oberen Oberfläche und einer gegenüberliegenden unteren Oberfläche, wobei die obere Oberfläche eine Mehrzahl von Zerteilungskanälen (15) aufweist, wobei der Wafer angrenzend an die obere Oberfläche eine Mehrzahl von Chips (100) aufweist, wobei jeder Chip der Mehrzahl von Chips (100) durch einen Zerteilungskanal (15) der Mehrzahl von Zerteilungskanälen (15) von einem anderen Chip (100) der Mehrzahl von Chips (100) getrennt wird; • Bilden von Gräben in dem Wafer von der oberen Oberfläche aus, wobei die Gräben entlang der Mehrzahl von Zerteilungskanälen (15) orientiert sind, wobei das Bilden von Gräben in dem Wafer ein Bilden von rauen Seitenwänden mittels eines groben mechanischen Zerteilungsprozesses und ein Glätten der rauen Seitenwände mit einem von der oberen Oberfläche ausgeführten Ätzprozess aufweist; • Prüfen der Mehrzahl von Chips (100) nach dem Bilden von Gräben, um erste Chips (100) der Mehrzahl von Chips (100) zu identifizieren, wobei die ersten Chips (100) identifiziert werden, um von verbleibenden Chips (100) der Mehrzahl von Chips (100) getrennt zu werden; und • Schleifen des Wafers von der hinteren Oberfläche aus nach dem Prüfen der Mehrzahl von Chips (100), um den Wafer zu der Mehrzahl von Chips (100) zu trennen.

公开(公告)号：DE102012109354B4

公开(公告)日：2016-06-30

申请号：DE102012109354

申请日：2012-10-02

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BERNRIEDER SEBASTIAN ,  KOLLER ADOLF ,  MARTENS STEFAN ,  VAUPEL MATHIAS

IPC: H01L21/50 ,  H01L21/301 ,  H01L21/66 ,  H01L21/67 ,  H01L21/78

Abstract: Verfahren zum Herstellen von Halbleiterbauelementen (100), wobei das Verfahren Folgendes aufweist: • Anordnen einer Mehrzahl von Halbleiterbauelementen (100) auf einem Rahmen (31) mit einer Klebefolie (32), wobei die Mehrzahl von Halbleiterbauelementen (100) an der Klebefolie (32) angebracht ist; und • Entfernen der Mehrzahl von Halbleiterbauelementen (100) von dem Rahmen (31) mit der Klebefolie (32) unter Verwendung eines Kohlendioxidschnee-Jets (60).

公开(公告)号：DE102013113767A1

公开(公告)日：2014-06-18

申请号：DE102013113767

申请日：2013-12-10

Applicant: INFINEON TECHNOLOGIES AG

Inventor： MARTENS STEFAN ,  SCHUDERER BERTHOLD ,  VAUPEL MATHIAS ,  PEICHL RAIMUND

IPC: H01L23/544 ,  H01L21/60 ,  H01L23/48

Abstract: Eine Halbleitervorrichtung enthält einen Chip, eine über der Vorderseite des Chips angeordnete Kontaktstelle und eine über der Kontaktstelle angeordnete Identifikationskennzeichnung. Die Identifikationskennzeichnung enthält eine Information über eine Eigenschaft des Chips.

公开(公告)号：DE102016110659B4

公开(公告)日：2022-04-21

申请号：DE102016110659

申请日：2016-06-09

Applicant: INFINEON TECHNOLOGIES AG

Inventor： CHUA KOK YAU ,  CHAN SOOK WOON ,  CHIANG CHAU FATT ,  CHUA HOCK SIANG ,  LEE SWEE KAH ,  MARTENS STEFAN ,  NG MEI CHIN ,  STEIERT MATTHIAS ,  YEO KIAN HONG

IPC: H01L23/04 ,  B81B7/02 ,  B81C1/00 ,  H04R1/00

Abstract: Halbleitergehäuse, umfassend:einen elektrisch leitfähigen Leadframe (102), der einen ersten Chipträger (104) mit einer ersten Öffnung (108) und eine Mehrzahl von elektrisch leitfähigen Verbindungen umfasst;einen Steg (128), der um einen Umfang der ersten Öffnung (108) ausgebildet ist; undeine elektrisch isolierende Moldmasse (110), die einen inneren Hohlraum (112) umfasst, der durch eine ebene Grundfläche (114) und äußere Seitenwände (116) der Moldmasse (110) festgelegt wird, eine zweite Öffnung (120), die in der Grundfläche (114) ausgebildet ist, und eine innere Seitenwand (122), die im inneren Hohlraum (112) angeordnet ist;wobei die Moldmasse (110) um den Leadframe (102) ausgebildet und der erste Chipträger (104) im inneren Hohlraum (112) angeordnet ist,wobei die erste und die zweite Öffnung (108, 120) so zueinander ausgerichtet sind, dass sie einen Durchlass (121) bilden, der Zugang zum inneren Hohlraum (112) ermöglicht, undwobei der Steg (128) und die innere Seitenwand (122) gemeinsam einen Damm bilden, der konfiguriert ist, verflüssigtes Dichtungsmittel (134) aufzunehmen und zu verhindern, dass das verflüssigte Dichtungsmittel (134) in den Durchlass (121) oder angrenzende Bereiche des inneren Hohlraums (112) überfließt;wobei der Steg (128) im Leadframe (102) ausgebildet ist und einen erhöhten Kragen im ersten Chipträger (104) umfasst, der den Umfang der ersten Öffnung (108) bildet, wobei sich der erhöhte Kragen weg vom ersten Chipträger (104) und hin zu Oberkanten der äußeren Seitenwände (116) erstreckt, und/oder wobei der Steg (128) in der Moldmasse (110) ausgebildet ist und einen erhöhten Kragen in der Grundfläche (114) umfasst, der den Umfang der zweiten Öffnung (120) bildet, wobei sich der erhöhte Kragen weg von der Grundfläche (114) und hin zu den Oberkanten der äußeren Seitenwände (116) erstreckt.

公开(公告)号：DE102012104761B4

公开(公告)日：2017-08-17

申请号：DE102012104761

申请日：2012-06-01

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HIN TZE YANG ,  MARTENS STEFAN ,  SIMBUERGER WERNER ,  WIETSCHORKE HELMUT ,  THEUSS HORST ,  SEE BENG KEH ,  KRUMBEIN ULRICH

IPC: H01L21/50 ,  H01L21/78

Abstract: Verfahren zum Herstellen eines Halbleiter-Bauelements, wobei das Verfahren Folgendes umfasst: Anordnen eines Wafers (100) auf einem Träger (200), wobei der Wafer vereinzelte Chips (110) umfasst; Bonden der vereinzelten Chips an einen Support-Wafer (300) und Entfernen des Trägers, wobei die vereinzelten Chips durch Abstandshalter (115) voneinander beabstandet sind.

公开(公告)号：DE102016110659A1

公开(公告)日：2016-12-29

申请号：DE102016110659

申请日：2016-06-09

Applicant: INFINEON TECHNOLOGIES AG

Inventor： CHUA KOK YAU ,  CHAN SOOK WOON ,  CHIANG CHAU FATT ,  CHUA HOCK SIANG ,  LEE SWEE KAH ,  MARTENS STEFAN ,  NG MEI CHIN ,  STEIERT MATTHIAS ,  YEO KIAN HONG

IPC: H01L23/04 ,  B81B7/02 ,  B81C1/00 ,  H04R1/00

Abstract: Ein Halbleitergehäuse umfasst einen elektrisch leitfähigen Leadframe, der einen ersten Chipträger mit einer ersten Öffnung und eine Mehrzahl von elektrisch leitfähigen Leitungen umfasst, einen Steg, der um einen Umfang der ersten Öffnung ausgebildet ist, und eine elektrisch isolierende Moldmasse. Die elektrisch isolierende Moldmasse umfasst einen inneren Hohlraum, der durch eine ebene Grundfläche und äußere Seitenwände definiert ist, eine zweite Öffnung, die in der Grundfläche ausgebildet ist, und eine innere Seitenwand im inneren Hohlraum. Die Moldmasse wird um den Leadframe mit dem ersten Chipträger im inneren Hohlraum gebildet. Die erste und die zweite Öffnung sind so zueinander ausgerichtet, dass sie einen Durchlass bilden, der Zugang zum inneren Hohlraum bereitstellt. Der Steg und die innere Seitenwand bilden einen Damm, der konfiguriert ist, verflüssigtes Dichtungsmittel aufzunehmen und zu verhindern, dass verflüssigtes Dichtungsmittel in den Durchlass oder anliegende Bereiche des inneren Hohlraums überfließt.

公开(公告)号：DE102014113459A1

公开(公告)日：2015-03-26

申请号：DE102014113459

申请日：2014-09-18

Applicant: INFINEON TECHNOLOGIES AG

Inventor： MARTENS STEFAN ,  PEICHL RAIMUND

IPC: H01L23/544 ,  H01L21/302 ,  H01L21/68 ,  H01L21/82

Abstract: Es wird ein Verfahren zum Bearbeiten eines Chips bereitgestellt. Das Verfahren kann Folgendes beinhalten: Bereitstellen eines Chips, der eine Vorderseite und eine Rückseite aufweist, und Bilden einer Ausrichtungsmarkierung auf der Rückseite des Chips durch Bilden einer Öffnung im Chip von der Vorderseite des Chips aus, wobei die Öffnung die Ausrichtungsmarkierung bildet.

公开(公告)号：DE102012103759B4

公开(公告)日：2020-12-10

申请号：DE102012103759

申请日：2012-04-27

Applicant: INFINEON TECHNOLOGIES AG

Inventor： MARTENS STEFAN ,  HIN TZE YANG ,  QUECK KIAN PIN ,  ONG PEI LIC ,  TAN CHIN WEI RONNIE ,  SEE BEN KEH ,  KRUMBEIN ULRICH ,  THEUSS HORST

IPC: H01L21/58 ,  H01L21/60 ,  H01L23/495 ,  H01L23/50

Abstract: Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren umfasst:Ausbilden eines Kontakthöckers auf einem Chip, wobei der Kontakthöcker eine Lötmitteloberseite aufweist;Schmelzen der Lötmitteloberseite durch Pressen der Lötmitteloberseite direkt auf eine Kontaktstelle eines Trägersubstrats; undAusbilden eines Kontakts zwischen dem Chip und dem Trägersubstrat, wobei der Kontakt umfasst:eine auf der Kontaktstelle angeordnete Silberschicht;eine auf der Silberschicht angeordnete Zinn/Silber-Legierungsschicht;eine auf der Zinn/Silber-Legierungsschicht angeordnete Kupfer/Zinn-Legierungsschicht, wobei der Kontakthöcker auf der Kupfer/Zinn-Legierungsschicht angeordnet ist.

公开(公告)号：DE102012109354A1

公开(公告)日：2013-04-04

申请号：DE102012109354

申请日：2012-10-02

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BERNRIEDER SEBASTIAN ,  KOLLER ADOLF ,  MARTENS STEFAN ,  VAUPEL MATHIAS

IPC: H01L21/50 ,  H01L21/67

Abstract: Gemäß einer Ausführungsform der vorliegenden Erfindung wird ein Halbleiterbauelement (100) durch Anordnen einer Mehrzahl von Halbleiterbauelementen (100) auf einem Rahmen (31) mit einer Klebefolie (32) hergestellt. Die Mehrzahl von Halbleiterbauelementen (100) wird an der Klebefolie (32) angebracht. Die Mehrzahl von Halbleiterbauelementen (100) wird unter Verwendung eines Kohlendioxidschnee-Jets (60) und/oder eines Laserprozesses von dem Rahmen (31) mit der Klebefolie (32) entfernt.