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    TECHNOLOGIEN FÜR MEHRSTUFIGE VIRTUALISIERUNG
    2.
    发明专利
    TECHNOLOGIEN FÜR MEHRSTUFIGE VIRTUALISIERUNG 未知

    公开(公告)号：DE112016004297T5

    公开(公告)日：2018-06-14

    申请号：DE112016004297

    申请日：2016-08-25

    Applicant: INTEL CORP

    Inventor： NAKAJIMA JUN ,  MALLICK ASIT K ,  VIPAT HARSHAWARDHAN ,  TALLAM MADHUKAR ,  CASTELINO MANOHAR R

    IPC: G06F9/455

    Abstract: Technologien für mehrstufige Virtualisierung beinhalten eine Rechenvorrichtung mit einem Prozessor, der einen Root-Virtualisierungsmodus und einen Non-Root-Virtualisierungsmodus unterstützt. Ein Non-Root-Hypervisor stellt fest, ob er unter der Kontrolle eines Root-Hypervisors ausgeführt wird; falls ja, registriert er beim Root-Hypervisor einen Callback-Handler und Auslösebedingungen. Der Non-Root-Hypervisor hostet eine oder mehrere virtuelle Maschinen. In Reaktion auf einen Ausgang einer virtuellen Maschine stellt der Root-Hypervisor fest, ob für den Grund des Ausgangs der virtuellen Maschine ein Callback-Handler registriert wurde; falls ja, überprüft er die Auslösebedingungen im Zusammenhang mit dem Callback-Handler. Wenn die Auslösebedingungen erfüllt sind, aktiviert der Root-Hypervisor den Callback-Handler. Der Callback-Handler kann ein virtuelles Virtualisierungsunterstützungsobjekt auf der Grundlage von Veränderungen aktualisieren, die vom Root-Hypervisor an einem Virtualisierungsunterstützungsobjekt vorgenommen wurden. Der Root-Hypervisor kann den Callback-Handler im Non-Root-Virtualisierungsmodus aktivieren. Weitere Ausführungsformen werden beschrieben und beansprucht.

    VERFAHREN, EINRICHTUNG UND BEFEHLE FÜR THREAD-AUSSETZUNG AUF BENUTZEREBENE
    3.
    发明专利
    VERFAHREN, EINRICHTUNG UND BEFEHLE FÜR THREAD-AUSSETZUNG AUF BENUTZEREBENE 未知

    公开(公告)号：DE112017000721T5

    公开(公告)日：2018-10-31

    申请号：DE112017000721

    申请日：2017-01-10

    Applicant: INTEL CORP

    Inventor： MISHAELI MICHAEL ,  BRANDT JASON W ,  NEIGER GILBERT ,  MALLICK ASIT K ,  SANKARAN RAJESH M ,  MAKARAM RAGHUNANDAN ,  CHAFFIN BENJAMIN C ,  CROSSLAND JAMES B ,  ANVIN H PETER

    IPC: G06F9/44 ,  G06F9/30

    Abstract: Ein Prozessor eines Aspekts umfasst eine Decodiereinheit zum Decodieren eines Befehls zum Aussetzen eines Threads auf Benutzerebene, dazu dienend, einen ersten alternativen Zustand anzuzeigen. Der Prozessor umfasst außerdem eine Ausführungseinheit, die mit der Decodiereinheit gekoppelt ist. Die Ausführungseinheit dient dazu, den Befehl mit einer Berechtigung auf Benutzerebene durchzuführen. Die Ausführungseinheit dient, in Reaktion auf den Befehl, zum: (a) Aussetzen der Ausführung eines Threads auf Benutzerebene, von dem der Befehl, empfangen worden sein sollte; (b) Überführen eines logischen Prozessors, auf dem der Thread auf Benutzerebene ausgeführt worden sein sollte, in den angezeigten ersten alternativen Zustand; und (c) Wiederaufnehmen der Ausführung des Threads auf Benutzerebene, wenn sich der logische Prozessor in dem angezeigten ersten alternativen Zustand befindet, mit einer Latenz, die kleiner sein soll als die Hälfte der Latenz, mit der die Ausführung eines Threads wiederaufgenommen werden kann, wenn sich der logische Prozessor in einem Prozessor-angehalten-Leistungszustand befindet.

    METHOD AND APPARATUS FOR TLB SHOOT-DOWN IN A HETEROGENEOUS COMPUTING SYSTEM SUPPORTING SHARED VIRTUAL MEMORY
    4.
    发明申请
    METHOD AND APPARATUS FOR TLB SHOOT-DOWN IN A HETEROGENEOUS COMPUTING SYSTEM SUPPORTING SHARED VIRTUAL MEMORY 审中-公开
    支持共享虚拟内存的异构计算系统中TLB SHOOT-DOWN的方法和设备

    公开(公告)号：WO2013016345A2

    公开(公告)日：2013-01-31

    申请号：PCT/US2012047991

    申请日：2012-07-24

    Applicant: INTEL CORP ,  SANKARAN RAJESH M ,  KOKER ALTUG ,  LANTZ PHILIP ,  MALLICK ASIT K ,  CROSSLAND JAMES B ,  NAVALE ADITVA ,  NEIGER GILBERT ,  ANDERSON ANDREW V

    Inventor： SANKARAN RAJESH M ,  KOKER ALTUG ,  LANTZ PHILIP ,  MALLICK ASIT K ,  CROSSLAND JAMES B ,  NAVALE ADITVA ,  NEIGER GILBERT ,  ANDERSON ANDREW V

    IPC: G06F12/10 ,  G06F15/80

    CPC classification number: G06F12/1027 ,  G06F12/1081 ,  G06F2212/1016 ,  G06F2212/1048 ,  G06F2212/303 ,  G06F2212/682 ,  G06F2212/683

    Abstract: Methods and apparatus are disclosed for efficient TLB (translation look-aside buffer) shoot-downs for heterogeneous devices sharing virtual memory in a multi-core system. Embodiments of an apparatus for efficient TLB shoot-downs may include a TLB to store virtual address translation entries, and a memory management unit, coupled with the TLB, to maintain PASID (process address space identifier) state entries corresponding to the virtual address translation entries. The PASID state entries may include an active reference state and a lazy-invalidation state. The memory management unit may perform atomic modification of PASID state entries responsive to receiving PASID state update requests from devices in the multi-core system and read the lazy-invalidation state of the PASID state entries. The memory management unit may send PASID state update responses to the devices to synchronize TLB entries prior to activation responsive to the respective lazy-invalidation state.

    Abstract translation: 公开了用于在多核系统中共享虚拟存储器的异构设备的有效TLB（转换后备缓冲器）击穿的方法和装置。 用于有效的TLB击倒的装置的实施例可以包括用于存储虚拟地址转换条目的TLB和与TLB耦合的存储器管理单元，以维护对应于虚拟地址转换条目的PASID（进程地址空间标识符）状态条目 。 PASID状态条目可以包括活动参考状态和惰性无效状态。 响应于从多核系统中的设备接收到PASID状态更新请求并且读取PASID状态条目的惰性无效状态，存储器管理单元可执行PASID状态条目的原子修改。 存储器管理单元可以在响应于相应的惰性无效化状态的激活之前向设备发送PASID状态更新响应以同步TLB条目。

    EINGESCHRÄNKTE ADRESSUMSETZUNG ZUM SCHUTZ VOR VORRICHTUNGS-TLB-ANFÄLLIGKEITEN
    5.
    发明专利
    EINGESCHRÄNKTE ADRESSUMSETZUNG ZUM SCHUTZ VOR VORRICHTUNGS-TLB-ANFÄLLIGKEITEN 未知

    公开(公告)号：DE112017003483T5

    公开(公告)日：2019-04-04

    申请号：DE112017003483

    申请日：2017-06-09

    Applicant: INTEL CORP

    Inventor： SANKARAN RAJESH M ,  SETHI PRASHANT ,  MALLICK ASIT K ,  WOODHOUSE DAVID ,  VAKHARWALA RUPIN H

    IPC: G06F12/02

    Abstract: Eine Vorrichtung weist ein Extended Capability Register und Eingabe/Ausgabe-(E/A) Speicherverwaltungsschaltungen auf. Die Eingabe/Ausgabe- (E/A) Speicherverwaltungsschaltungen sind vorgesehen zum Empfangen einer Adressumsetzungsanforderung, die eine virtuelle Gastadresse referenziert, die einem virtuellen Gastadressraum einer virtuellen Maschine zugehörig ist, von einer E/A-Vorrichtung. Die Eingabe/Ausgabe- (E/A) Speicherverwaltungsschaltungen können die virtuelle Gastadresse in eine physikalische Gastadresse umsetzen, die einem physikalischen Gastadressraum der virtuellen Maschine zugehörig ist, und als Reaktion auf das Bestimmen, dass ein Wert, der durch das Extended Capability Register gespeichert wird, einen Restrict-Translation-Request-Response-Modus (RTRR - Modus zur Einschränkung der Umsetzungsanforderungsantwort) angibt, eine Umsetzungsantwort, die die physikalische Gastadresse aufweist, an die E/A-Vorrichtung senden.

    METHOD AND APPARATUS FOR TLB SHOOT DOWN IN A HETEROGENEOUS COMPUTING SYSTEM SUPPORTING SHARED VIRTUAL MEMORY
    7.
    发明专利
    METHOD AND APPARATUS FOR TLB SHOOT DOWN IN A HETEROGENEOUS COMPUTING SYSTEM SUPPORTING SHARED VIRTUAL MEMORY 未知

    公开(公告)号：IN386CHN2014A

    公开(公告)日：2015-04-03

    申请号：IN386CHN2014

    申请日：2014-01-16

    Applicant: INTEL CORP

    Inventor： SANKARAN RAJESH M ,  KOKER ALTUG ,  LANTZ PHILIP ,  MALLICK ASIT K ,  CROSSLAND JAMES B ,  NAVALE ADITVA ,  NEIGER GILBERT ,  ANDERSON ANDREW V

    IPC: G06F12/10 ,  G06F15/80

    Abstract: Methods and apparatus are disclosed for efficient TLB (translation look aside buffer) shoot downs for heterogeneous devices sharing virtual memory in a multi core system. Embodiments of an apparatus for efficient TLB shoot downs may include a TLB to store virtual address translation entries and a memory management unit coupled with the TLB to maintain PASID (process address space identifier) state entries corresponding to the virtual address translation entries. The PASID state entries may include an active reference state and a lazy invalidation state. The memory management unit may perform atomic modification of PASID state entries responsive to receiving PASID state update requests from devices in the multi core system and read the lazy invalidation state of the PASID state entries. The memory management unit may send PASID state update responses to the devices to synchronize TLB entries prior to activation responsive to the respective lazy invalidation state.

    SYSTEMS AND METHODS FOR PREVENTING UNAUTHORIZED STACK PIVOTING
    9.
    发明公开
    SYSTEMS AND METHODS FOR PREVENTING UNAUTHORIZED STACK PIVOTING 有权
    圣彼得堡维多利亚州VERHHENZEN VERHINDERUNG VON UNERLAUBTEM STAPELSCHWENKEN

    公开(公告)号：EP3005127A4

    公开(公告)日：2017-01-25

    申请号：EP14808307

    申请日：2014-05-30

    Applicant: INTEL CORP

    Inventor： PATEL BAIJU V ,  LI XIAONING ,  ANVIN H P ,  MALLICK ASIT K ,  NEIGER GILBERT ,  CROSSLAND JAMES B ,  OPFERMAN TOBY ,  KHARE ATUL A ,  BRANDT JASON W ,  COKE JAMES S ,  VAJDA BRIAN L

    IPC: G06F12/14 ,  G06F9/30 ,  G06F9/45 ,  G06F12/02 ,  G06F21/52

    CPC classification number: G06F12/145 ,  G06F8/434 ,  G06F9/30105 ,  G06F9/30134 ,  G06F21/52

    Abstract: An example processing system may comprise: a lower stack bound register configured to store a first memory address, the first memory address identifying a lower bound of a memory addressable via a stack segment; an upper stack bound register configured to store a second memory address, the second memory address identifying an upper bound of the memory addressable via the stack segment; and a stack bounds checking logic configured to detect unauthorized stack pivoting, by comparing a memory address being accessed via the stack segment with at least one of the first memory address and the second memory address.

    Abstract translation: 示例性处理系统可以包括：下层堆栈绑定寄存器，被配置为存储第一存储器地址，第一存储器地址标识经由堆栈段可寻址的存储器的下限; 上堆栈绑定寄存器，被配置为存储第二存储器地址，所述第二存储器地址通过所述堆栈段识别所述存储器可寻址的上限; 以及堆栈边界检查逻辑，其被配置为通过将经由所述堆栈段访问的存储器地址与所述第一存储器地址和所述第二存储器地址中的至少一个进行比较来检测未授权堆栈的转动。

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