公开(公告)号：DE102006046717B4

公开(公告)日：2014-05-22

申请号：DE102006046717

申请日：2006-10-02

Applicant: INTEL CORP

Inventor： CHINYA GAUTHAM ,  GEVA ROBERT ,  KNIGHT ROBERT ,  WANG HONG ,  ZOU XIANG

IPC: G06F9/44 ,  G06F11/30

Abstract: Verfahren, das Folgendes umfasst: Bestimmen einer ersten relativen Priorität zwischen einem ersten und einem zweiten Agenten und Zuweisen des ersten Agenten zu einem ersten Kanal (50a) eines Prozessors (10; 470; 480) mit einer ersten relativen Kanalpriorität und einer ersten Kanalkennung (50a), welche der ersten relativen Kanalpriorität entspricht, zum Bezeichnen des ersten Kanals (50a) und zum Kennzeichnen einer Dienstroutinenausführung, wobei der erste Kanal über einen Hilfsprozess programmiert ist, und des zweiten Agenten zu einem zweiten Kanal (50b) des Prozessors (10; 470; 480) mit einer zweiten relativen Kanalpriorität und einer zweiten Kanalkennung, welche der zweiten relativen Kanalpriorität entspricht, zum Bezeichnen des zweiten Kanals (50b) und zum Kennzeichnen einer Dienstroutinenausführung, gemäß einer ersten relativen Priorität und der ersten und der zweiten relativen Kanalpriorität, wobei der erste (50a) und der zweite Kanal (50b) jeweils eine Spezifikation und eine Ereignisinformation für ein einer zusammengesetzten Bedingung entsprechendes Szenario umfassen, welche bei der Ausführung von Anweisungen in dem Prozessor auftreten kann, und ferner eine Adresse für ein Bedienprogramm, das beim Auftreten der zusammengesetzten Bedingung ausgeführt wird, eine Yield-Anzeige zum Anzeigen des Auftretens und eine Programmanzeige zum Anzeigen des Vorhandenseins von Informationen in dem entsprechenden Kanal, umfassen, wobei das Zuweisen des ersten Agenten und des zweiten Agenten eine dynamische Migration eines ersten Szenarios, das zu dem zweiten Agenten gehört, vom ersten Kanal (50a) zum zweiten Kanal (50b) anhand einer ersten relativen Priorität und der ersten und der zweiten relativen Kanalpriorität umfasst, wobei die erste relative Priorität abhängig von der Art einer Dienstroutine bestimmt wird, welche ausgeführt wird, wenn das Szenario auftritt.

公开(公告)号：WO2007038800A3

公开(公告)日：2007-12-13

申请号：PCT/US2006038898

申请日：2006-10-02

Applicant: INTEL CORP ,  NEWBURN CHRIS ,  WANG HONG ,  ZOU XIANG ,  KNIGHT ROBERT ,  CHERNOFF ANTON ,  GEVA ROBERT

Inventor： NEWBURN CHRIS ,  WANG HONG ,  ZOU XIANG ,  KNIGHT ROBERT ,  CHERNOFF ANTON ,  GEVA ROBERT

IPC: G06F11/34 ,  G06F9/38 ,  G06F9/46

CPC classification number: G06F9/30003 ,  G06F11/3466 ,  G06F2201/86 ,  G06F2201/88

Abstract: In one embodiment, the present invention is directed to a system that includes an optimization unit to optimize a code segment, and a profiler coupled to the optimization unit. The optimization unit may include a compiler and a profile controller. Further, the profiler may be used to request programming of a channel with a scenario for collection of profile data during execution of the code segment. Other embodiments are described and claimed.

Abstract translation: 在一个实施例中，本发明涉及一种包括用于优化代码段的优化单元的系统，以及耦合到优化单元的分析器。 优化单元可以包括编译器和简档控制器。 此外，分析器可以用于在执行代码段期间用用于收集简档数据的场景来请求对频道的编程。 描述和要求保护其他实施例。

公开(公告)号：GB2519877B

公开(公告)日：2015-07-29

申请号：GB201500492

申请日：2009-06-26

Applicant: INTEL CORP

Inventor： SHEAFFER GAD ,  GRAY JAN ,  SMITH BURTON ,  ADL-TABATABAI ALI-REZA ,  GEVA ROBERT ,  BASSIN VADIM ,  CALLAHAN DAVID ,  NI YANG ,  SAHA BRATIN ,  TAILLEFER MARTIN ,  RAIKIN SHLOMO ,  YAMADA KOICHI ,  WANG LANDY ,  KISHAN ARUN

IPC: G06F9/30 ,  G06F9/318 ,  G06F12/10

公开(公告)号：BRPI0925055A2

公开(公告)日：2015-07-28

申请号：BRPI0925055

申请日：2009-06-26

Applicant: INTEL CORP

Inventor： SHEAFFER GAD ,  GRAY JAN ,  SMITH BURTON ,  ADL-TABATABAI ALI-REZA ,  GEVA ROBERT ,  BASSIN VADIM ,  CALLAHAN DAVID ,  NI YANG ,  SAHA BRATIN ,  TAILLEFER MARTIN ,  RAIKIN SHLOMO ,  YAMADA KOICHI ,  WANG LANDY ,  KISHAN ARUN

IPC: G06F9/06 ,  G06F9/44 ,  G06F9/46 ,  G06F12/1036 ,  G06F12/1045 ,  G06F12/109 ,  G06F13/00 ,  G06F15/00

公开(公告)号：DE112009005006T5

公开(公告)日：2013-01-10

申请号：DE112009005006

申请日：2009-06-26

Applicant: INTEL CORP

Inventor： SHEAFFER GAD ,  GRAY JAN ,  SMITH BURTON ,  GEVA ROBERT ,  BASSIN VADIM ,  CALLAHAN DAVID ,  NI YANG ,  SAHA BRATIN ,  TAILLEFER MARTIN ,  RAIKIN SHLOMO ,  KISHAN ARUN ,  ADL-TABATABAI ALI-REZA ,  WANG LANDY ,  YAMADA KOICHI

IPC: G06F9/06 ,  G06F9/44 ,  G06F9/46 ,  G06F12/1036 ,  G06F12/1045 ,  G06F12/109 ,  G06F13/00 ,  G06F15/00

Abstract: Ein Verfahren und eine Vorrichtung zum Optimieren eines unbounded transactional memory (UTM) Systems werden hierin beschrieben. Eine Hardware-Unterstützung für Monitore, Puffer und Metadaten wird bereitgestellt, wobei orthogonale metaphysikalische Adressräume für Metadaten getrennt mit Threads und/oder Software-Untersystemen innerhalb von Threads verbunden werden können. Zusätzlich können die Metadaten durch Hardware in einer komprimierten Weise hinsichtlich für Software transparenten Daten gehalten werden. Darüber hinaus ist die Hardware in Reaktion auf eine Metadatenzugriffsinstruktion/Operationen in der Lage, einen erzwungenen Metadatenwert zu unterstützen, um mehrere Modi einer transaktionalen Ausführung freizugeben. Falls jedoch Monitore, gepufferte Daten, Metadaten oder andere Informationen verlorengehen oder Konflikte erfasst werden, sorgt die Hardware für Variationen einer Verlustinstruktion, die in der Lage ist, ein Transaktionsstaturregister für einen derartigen Verlust oder Konflikt zu pollen und die Ausführung zu einer Marke in Reaktion auf das Erfassen des Verlustes oder Konflikts zu springen. In ähnlicher Weise werden mehrere Variationen einer Commit-Instruktion bereitgestellt, um es Software zu ermöglichen, Commit-Bedingungen und Informationen zum Löschen bei einem Commit zu definieren. Darüber hinaus liefert die Hardware eine Unterstützung, um eine Aussetzung und Wiederaufnahme von Transaktionen bei Ringniveauübergängen zu ermöglichen.

公开(公告)号：EP2494454A4

公开(公告)日：2013-05-15

申请号：EP09850970

申请日：2009-10-30

Applicant: INTEL CORP

Inventor： YAN SHOUMENG ,  ZHOU XIAOCHENG ,  GAO YING ,  RAJAGOPALAN MOHAN ,  DEODHAR RAJIV ,  PUTZOLU DAVID ,  NELSON CLARK ,  GIRKAR MILIND ,  GEVA ROBERT ,  CHEN TIGER ,  LUO SAI ,  JUNKINS STEPHEN ,  SAHA BRATIN ,  NARAYANASWAMY RAVI ,  XI PATRICK

IPC: G06F15/16 ,  G06F9/28 ,  G06F9/54 ,  G06F15/167

CPC classification number: G06F9/544 ,  G06F9/547

Abstract: A computer system may comprise a computer platform and input-output devices. The computer platform may include a plurality of heterogeneous processors comprising a central processing unit (CPU) and a graphics processing unit (GPU), for example. The GPU may be coupled to a GPU compiler and a GPU linker/loader and the CPU may be coupled to a CPU compiler and a CPU linker/loader. The user may create a shared object in an object oriented language and the shared object may include virtual functions. The shared object may be fine grain partitioned between the heterogeneous processors. The GPU compiler may allocate the shared object to the CPU and may create a first and a second enabling path to allow the GPU to invoke virtual functions of the shared object. Thus, the shared object that may include virtual functions may be shared seamlessly between the CPU and the GPU.

公开(公告)号：GB2519877A

公开(公告)日：2015-05-06

申请号：GB201500492

申请日：2009-06-26

Applicant: INTEL CORP

Inventor： SHEAFFER GAD ,  GRAY JAN ,  SMITH BURTON ,  ADL-TABATABAI ALI-REZA ,  GEVA ROBERT ,  BASSIN VADIM ,  CALLAHAN DAVID ,  NI YANG ,  SAHA BRATIN ,  TAILLEFER MARTIN ,  RAIKIN SHLOMO ,  YAMADA KOICHI ,  WANG LANDY ,  KISHAN ARUN

IPC: G06F9/30 ,  G06F9/318 ,  G06F12/10

Abstract: Disclosed is a apparatus with logic that decodes metadata access instructions, the instructions referencing the data address of a data item, and metadata logic that translates the data address to a distinct metadata address. Metadata logic also accesses the metadata referenced by the distinct metadata address in response to the decoding logic decoding the metadata instruction. Also disclosed is a program that responsive to a data access operation, which references a data address, generates a metadata access operation to reference the data address of the data address operation. The metadata access operation translating the data address to a disjoint metadata address, and accessing the metadata for the data item at the data address based on the metadata address. The metadata access instruction may be a metadata bit test and set instruction, metadata store and set instruction, a metadata store and reset instruction, a compressed metadata test instruction, a compressed metadata store instruction or a compresses metadata clear instruction.

公开(公告)号：GB2484416B

公开(公告)日：2015-02-25

申请号：GB201119084

申请日：2009-06-26

Applicant: INTEL CORP

Inventor： SHEAFFER GAD ,  GRAY JAN ,  SMITH BURTON ,  ADL-TABATABAI ALI-REZA ,  GEVA ROBERT ,  BASSIN VADIM ,  CALLAHAN DAVID ,  NI YANG ,  SAHA BRATIN ,  TAILLEFER MARTIN ,  RAIKIN SHLOMO ,  YAMADA KOICHI ,  WANG LANDY ,  KISHAN ARUN

IPC: G06F9/30 ,  G06F9/38 ,  G06F12/10 ,  G06F12/1036 ,  G06F12/1045 ,  G06F12/109

公开(公告)号：GB2484416A

公开(公告)日：2012-04-11

申请号：GB201119084

申请日：2009-06-26

Applicant: INTEL CORP

Inventor： SHEAFFER GAD ,  GRAY JAN ,  SMITH BURTON ,  ADL-TABATABAI ALI-REZA ,  GEVA ROBERT ,  BASSIN VADIM ,  CALLAHAN DAVID ,  NI YANG ,  SAHA BRATIN ,  TAILLEFER MARTIN ,  RAIKIN SHLOMO ,  YAMADA KOICHI ,  WANG LANDY ,  KISHAN ARUN

IPC: G06F9/30 ,  G06F9/38 ,  G06F12/10 ,  G06F12/1036 ,  G06F12/1045 ,  G06F12/109

Abstract: A method and apparatus for optimizing an Unbounded Transactional Memory (UTM) system is herein described. Hardware support for monitors, buffering, and metadata is provided, where orthogonal metaphysical address spaces for metadata may be separate associated with threads and/or software subsystems within threads. In addition, the metadata may be held with hardware in a compressed manner with regard to data transparently to software. Furthermore, in response to metadata access instruction/operations the hardware is capable of supporting a forced metadata value to enable multiple modes of transactional execution. However, if monitors, buffered data, metadata, or other information is lost or conflicts are detected hardware provides for variations of a loss instruction that is able to poll a transaction status register for such loss or conflict and jump execution to a label in response to detecting the loss or conflict. Similarly, multiple variations of a commit instruction are provided for to allow software to define commit conditions and information to clear upon commit. Furthermore, hardware provides support to enable suspension and resume of transactions upon ring level transitions.

公开(公告)号：DE102006046717A1

公开(公告)日：2007-05-03

申请号：DE102006046717

申请日：2006-10-02

Applicant: INTEL CORP

Inventor： CHINYA GAUTHAM ,  GEVA ROBERT ,  KNIGHT ROBERT ,  WANG HONG ,  ZOU XIANG

IPC: G06F9/44 ,  G06F11/30

Abstract: In one embodiment, the present invention includes a method of determining a relative priority between a first agent and a second agent, and assigning the first agent to a first channel and the second agent to a second channel according to the relative priority. Depending on the currently programmed status of the channels, information stored in at least one of the channels may be dynamically migrated to another channel based on the assignments. Other embodiments are described and claimed.