公开(公告)号：KR20200140395A

公开(公告)日：2020-12-15

申请号：KR20207034869

申请日：2016-12-31

Applicant: INTEL CORP

Inventor： SANKARAN RAJESH M ,  NEIGER GILBERT ,  RANGANATHAN NARAYAN ,  VAN DOREN STEPHEN R ,  NUZMAN JOSEPH ,  MCDONNELL NIALL D ,  O'HANLON MICHAEL A ,  MOSUR LOKPRAVEEN B ,  DRYSDALE TRACY GARRETT ,  NURVITADHI ERIKO ,  MISHRA ASIT K ,  VENKATESH GANESH ,  MARR DEBORAH T ,  CARTER NICHOLAS P ,  PEARCE JONATHAN D ,  GROCHOWSKI EDWARD T ,  GRECO RICHARD J ,  VALENTINE ROBERT ,  CORBAL JESUS ,  FLETCHER THOMAS D ,  BRADFORD DENNIS R ,  MANLEY DWIGHT P ,  CHARNEY MARK J ,  COOK JEFFREY J ,  CAPRIOLI PAUL ,  YAMADA KOICHI ,  GLOSSOP KENT D ,  SHEFFIELD DAVID B

IPC: G06F9/48 ,  G06F9/38

Abstract: 이종컴퓨팅을위한시스템들, 방법들, 및장치들의실시예들이설명된다. 일부실시예들에서, 하드웨어이종스케줄러는복수의이종처리요소들중 하나이상의이종처리요소상에서의실행을위해명령어들을디스패치하고, 명령어들은복수의이종처리요소들중 하나이상의이종처리요소에의해처리될코드조각에대응하고, 명령어들은복수의이종처리요소들중 하나이상의이종처리요소중의적어도하나의이종처리요소에대한고유명령어들이다.

公开(公告)号：DE112016007566T5

公开(公告)日：2019-09-26

申请号：DE112016007566

申请日：2016-12-31

Applicant: INTEL CORP

Inventor： SANKARAN RAJESH M ,  NEIGER GILBERT ,  RANGANATHAN NARAYAN ,  VAN DOREN STEPHEN R ,  NUZMAN JOSEPH ,  MCDONNELL NIALL D ,  O´HANLON MICHAEL A ,  MOSUR LOKPRAVEEN B ,  DRYSDALE TRACY GARRETT ,  NURVITADHI ERIKO ,  MISHRA ASIT K ,  VENKATESH GANESH ,  MARR DEBORAH T ,  CARTER NICHOLAS P ,  PEARCE JONATHAN D ,  GROCHOWSKI EDWARD T ,  GRECO RICHARD J ,  VALENTINE ROBERT ,  CORBAL JESUS ,  FLETCHER THOMAS D ,  BRADFORD DENNIS R ,  MANLEY DWIGHT P ,  CHARNEY MARK J ,  COOK JEFFREY J ,  CAPRIOLI PAUL ,  YAMADA KOICHI ,  GLOSSOP KENT D ,  SHEFFIELD DAVID B

IPC: G06F9/48 ,  G06F9/38

Abstract: Es sind Ausführungsformen von Systemen, Verfahren und Vorrichtungen für heterogene Berechnung beschrieben. In manchen Ausführungsformen versendet ein Hardware-heterogener Planer Anweisungen zur Ausführung auf einem oder mehreren einer Vielzahl von heterogenen Verarbeitungselementen, wobei die Anweisungen einem Codefragment entsprechen, das durch das eine oder die mehreren der Vielzahl von heterogenen Verarbeitungselementen zu verarbeiten ist, wobei die Anweisungen native Anweisungen an zumindest einer des einen oder der mehreren der Vielzahl von heterogenen Verarbeitungselementen sind.

公开(公告)号：DE102018006889A1

公开(公告)日：2019-04-04

申请号：DE102018006889

申请日：2018-08-30

Applicant: INTEL CORP

Inventor： FLEMING KERMIN E ,  STEELY SIMON C JR ,  GLOSSOP KENT D

IPC: G06F15/76

Abstract: Verfahren und Einrichtungen im Zusammenhang mit bevorzugter Auslegung in räumlichen Arrays werden beschrieben. In einer Ausführungsform umfasst ein Prozessor Verarbeitungselemente; ein Verbindungsnetzwerk zwischen den Verarbeitungselementen; und eine Auslegungssteuerung, die mit einer ersten und einer zweiten, unterschiedlichen Teilmenge der mehreren Verarbeitungselemente gekoppelt ist, wobei die erste Teilmenge eine Ausgabe hat, der mit einer Eingabe der zweiten, unterschiedlichen Teilmenge gekoppelt ist, wobei die Auslegungssteuerung dazu dient, das Verbindungsnetzwerk zwischen der ersten Teilmenge und der zweiten, unterschiedlichen Teilmenge der mehreren Verarbeitungselemente auszulegen, um Kommunikation auf dem Verbindungsnetzwerk zwischen der ersten Teilmenge und der zweiten, unterschiedlichen Teilmenge nicht zu erlauben, wenn ein Bevorzugungsbit auf einen ersten Wert gesetzt ist, und Kommunikation auf dem Verbindungsnetzwerk zwischen der ersten Teilmenge und der zweiten, unterschiedlichen Teilmenge zu erlauben, wenn das Bevorzugungsbit auf einen zweiten Wert gesetzt ist.

公开(公告)号：DE102018130441A1

公开(公告)日：2019-07-04

申请号：DE102018130441

申请日：2018-11-30

Applicant: INTEL CORP

Inventor： FLEMING KERMIN E ,  GLOSSOP KENT D ,  STEELY SIMON C

IPC: G06F9/38

Abstract: Es werden Systeme, Verfahren und Vorrichtungen bezüglich eines konfigurierbaren räumlichen Beschleunigers beschrieben.Bei einer Ausführungsform weist ein Prozessor einen Kern mit einem Decoder zum Decodieren einer Anweisung in einedecodierte Anweisung und eine Ausführungseinheit zum Ausführen der decodierten Anweisung zum Ausführen eines erstenVorgangs; eine Mehrzahl von Verarbeitungselementen; und ein Verschaltungsnetzwerk zwischen der Mehrzahlvon Verarbeitungselementen auf, um einen Eingang eines Datenflussgraphen, der eine Mehrzahl von Knoten umfasst, zu empfangen,wobei der Datenflussgraph in das Verschaltungsnetzwerk und die Mehrzahl von Verarbeitungselementen zu überlagern ist, und die Mehrzahl vonVerarbeitungselementen mit jedem Knoten als ein Datenflussoperator in der Mehrzahl von Verarbeitungselementen dargestellt ist, und die Mehrzahl von Verarbeitungselementen einen zweiten Vorgangdurch einen jeweiligen eingehenden Operandensatz, der an jedem der Datenflussoperatoren der Mehrzahl von Verarbeitungselementen eingeht, ausführen soll.

公开(公告)号：DE102018006791A1

公开(公告)日：2019-04-04

申请号：DE102018006791

申请日：2018-08-28

Applicant: INTEL CORP

Inventor： TANG JINJIE ,  FLEMING KERMIN E ,  STEELY SIMON C JR ,  GLOSSOP KENT D ,  SUKHA JIM

IPC: G06F15/76

Abstract: Beschrieben sind Systeme, Verfahren und Vorrichtungen, die sich auf einen Sequenzer-Datenflussoperator eines konfigurierbaren räumlichen Beschleunigers beziehen. In einer Ausführungsform empfängt ein Verbindungsnetzwerk zwischen mehreren Verarbeitungselementen eine Eingabe eines Datenflussgraphen, der mehrere Knoten umfasst, die ein Schleifenkonstrukt bilden, wobei der Datenflussgraph in das Verbindungsnetzwerk und die mehreren Verarbeitungselemente überlagert wird, wobei jeder Knoten als ein Datenflussoperator in den mehreren Verarbeitungselementen dargestellt ist und mindestens ein Datenflussoperator von einem Sequenzer-Datenflussoperator der mehreren Verarbeitungselemente gesteuert wird und die mehreren Verarbeitungselemente eine Operation durchführen, wenn ein eingehender Operandensatz an den mehreren Verarbeitungselementen ankommt, und der Sequenzer-Datenflussoperator Steuersignale für den mindestens einen Datenflussoperator in den mehreren Verarbeitungselementen generiert.

公开(公告)号：DE102018005169A1

公开(公告)日：2019-01-03

申请号：DE102018005169

申请日：2018-06-29

Applicant: INTEL CORP

Inventor： FLEMING KERMIN ,  GLOSSOP KENT D ,  STEELY SIMON C JR

IPC: G06F9/46 ,  H04L49/111

Abstract: Es werden Systeme, Verfahren und Vorrichtungen in Bezug auf konfigurierbare netzwerkbasierte Datenflussoperator-Schaltungen beschrieben. In einer Ausführungsform enthält ein Prozessor ein dreidimensionales Array von Verarbeitungselementen und ein paketvermittelndes Kommunikationsnetzwerk, um Daten innerhalb des dreidimensionales Arrays zwischen Verarbeitungselementen entsprechend einem Datenflussgraphen zu routen, um eine erste Datenflussoperation des Datenflussgraphen durchzuführen, wobei das paketvermittelnde Kommunikationsnetzwerk des Weiteren mehrere Netzwerk-Datenflussendpunktschaltungen umfasst, um eine zweite Datenflussoperation des Datenflussgraphen durchzuführen.