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    Accelerated interlane vector reduction instructions
    3.
    发明专利
    Accelerated interlane vector reduction instructions 未知

    公开(公告)号：GB2520644A

    公开(公告)日：2015-05-27

    申请号：GB201500477

    申请日：2013-06-10

    Applicant: INTEL CORP

    Inventor： CAPRIOLI PAUL ,  KANHERE ABHAY S ,  COOK JEFFREY J ,  AL-OTOOM MUAWYA M

    IPC: G06F9/30

    Abstract: A vector reduction instruction is executed by a processor to provide efficient reduction operations on an array of data elements. The processor includes vector registers. Each vector register is divided into a plurality of lanes, and each lane stores the same number of data elements. The processor also includes execution circuitry that receives the vector reduction instruction to reduce the array of data elements stored in a source operand into a result in a destination operand using a reduction operator. Each of the source operand and the destination operand is one of the vector registers. Responsive to the vector reduction instruction, the execution circuitry applies the reduction operator to two of the data elements in each lane, and shifts one or more remaining data elements when there is at least one of the data elements remaining in each lane.

    Rücksprungzielbeschränkte Prozedurrücksprungbefehle, Prozessoren, Verfahren und Systeme
    5.
    发明专利
    Rücksprungzielbeschränkte Prozedurrücksprungbefehle, Prozessoren, Verfahren und Systeme 未知

    公开(公告)号：DE102015002124A1

    公开(公告)日：2015-10-01

    申请号：DE102015002124

    申请日：2015-02-19

    Applicant: INTEL CORP

    Inventor： CAPRIOLI PAUL

    IPC: G06F9/30 ,  G06F21/52

    Abstract: Ein Prozessor umfasst eine Dekodiereinheit zum Dekodieren eines rücksprungzielbeschränkten Prozedurrücksprungbefehls (RTR-Rücksprungbefehl). Eine Rücksprungzielbeschränkungseinheit reagiert auf den RTR-Rücksprungbefehl, um zu bestimmen, ob ein Versuch vom RTR-Rücksprungbefehl, einen Steuerflusstransfer zu einem Befehl an einer dem RTR-Rücksprungbefehl entsprechenden Rücksprungadresse durchzuführen, beschränkt werden soll. Die Bestimmung basiert auf der Kompatibilität einer Art des Befehls an der Rücksprungadresse mit dem RTR-Rücksprungbefehl und basiert auf der Kompatibilität einer ersten rücksprungzielbeschränkten Information (RTR-Information) des RTR-Rücksprungbefehls mit zweiter RTR-Information des Befehls an der Rücksprungadresse. Eine Steuerflusstransfereinheit reagiert auf den RTR-Rücksprungbefehl, um den Steuerfluss zum Befehl an der Rücksprungadresse zu transferieren, wenn die Rücksprungzielbeschränkungseinheit bestimmt, den Versuch nicht zu beschränken.

    Verfahren, Vorrichtung und System zum Effizienten Verarbeiten von mehreren Abbildungen virtueller Adressen bei der transaktionalen Abarbeitung
    6.
    发明专利
    Verfahren, Vorrichtung und System zum Effizienten Verarbeiten von mehreren Abbildungen virtueller Adressen bei der transaktionalen Abarbeitung 未知

    公开(公告)号：DE102012023574A1

    公开(公告)日：2013-06-13

    申请号：DE102012023574

    申请日：2012-12-03

    Applicant: INTEL CORP

    Inventor： CAPRIOLI PAUL ,  KANHERE ABHAY S

    IPC: G06F12/10 ,  G06F12/00

    Abstract: Hier werden eine Vorrichtung und ein Verfahren zum Bereitstellen von Strukturen zum Unterstützen des Software-basierten Neuordnens eines Speichers in atomaren Abschnitten eines Codes beschrieben. Am Beginn oder Ende eines kritischen Abschnitts werden spekulative Bits eines Übersetzungspuffers zurückgesetzt. Wenn ein spekulativer Speicherzugriff eine Adressübersetzung einer virtuellen Adresse in eine physikalische Adresse bewirkt, wird der Übersetzungspuffer durchsucht, um zu ermitteln, ob ein anderer Eintrag (eine andere virtuelle Adresse) die gleiche physikalische Adresse enthält. Und wenn der andere Eintrag die gleiche physikalische Adresse enthält, wird die spekulative Abarbeitung fehlschlagen gelassen, um Schutz vor einer ungültigen Abarbeitung zu bieten, die aus dem Neuordnen des Speichers resultiert.

    Systeme, Verfahren und Vorrichtungen zur Leistungsverbesserung von statusabhängigen Berechnungen
    7.
    发明专利
    Systeme, Verfahren und Vorrichtungen zur Leistungsverbesserung von statusabhängigen Berechnungen 未知

    公开(公告)号：DE102016006560A1

    公开(公告)日：2016-12-29

    申请号：DE102016006560

    申请日：2016-05-25

    Applicant: INTEL CORP

    Inventor： MATVEYEV PAVEL G ,  MASLENNIKOV DMITRY M ,  CAPRIOLI PAUL ,  HABER GADI

    IPC: G06F9/30

    Abstract: Ausführungsformen für Systeme, Verfahren und Vorrichtungen zur Leistungsverbesserung von statusabhängigen Berechnungen werden beschrieben. In einer Ausführungsform umfasst eine Hardwarevorrichtung Decoder-Hardware, um eine Anweisung zu decodieren, Operandabfrage-Hardware, um Daten von mindestens einem Quelloperanden abzufragen, der mit der von der Decoder-Hardware decodierten Anweisung assoziiert ist, und Ausführungs-Hardware, um die decodierte Anweisung auszuführen, um ein Resultat zu generieren, das mindestens ein Statusbit enthält, und um zu bewirken, dass das Resultat und mindestens ein Statusbit an einem einzigen physischen Zielspeicherort gespeichert werden, wobei das mindestens eine Statusbit und das Resultat durch einen Lesevorgang des einzelnen Registers zugänglich sind.

    AUFRUF- ODER RÜCKSPRUNGABSICHT ANZEIGENDE SPRUNGBEFEHLE
    8.
    发明专利
    AUFRUF- ODER RÜCKSPRUNGABSICHT ANZEIGENDE SPRUNGBEFEHLE 未知

    公开(公告)号：DE112016004482T5

    公开(公告)日：2018-06-21

    申请号：DE112016004482

    申请日：2016-08-30

    Applicant: INTEL CORP

    Inventor： CAPRIOLI PAUL ,  YAMADA KOICHI ,  INCE TUGRUL

    IPC: H04M1/57

    Abstract: Es werden Ausführungsformen einer Erfindung für Aufruf- oder Rücksprungabsicht anzeigende Sprungbefehle offenbart. Bei einer Ausführungsform weist ein Prozessor einen Rücksprungziel-Vorhersager, Befehlshardware und Ausführungshardware auf. Die Befehlshardware soll einen ersten Befehl, einen zweiten Befehl und einen dritten Befehl empfangen, und die Ausführungshardware den ersten Befehl, den zweiten Befehl und den dritten Befehl ausführen. Durch ein Ausführen des ersten Befehls soll eine erste Rücksprungadresse auf einem Stapel gespeichert und eine Steuerung an eine erste Zieladresse übergeben werden. Durch ein Ausführen des zweiten Befehls soll eine zweite Rücksprungadresse in dem Rücksprungziel-Vorhersager gespeichert und eine Steuerung an eine zweite Zieladresse übergeben werden. Durch ein Ausführen des dritten Befehls soll eine Steuerung an die zweite Zieladresse übergeben werden.

    Return-target restrictive return from procedure instructions, processors, methods, and systems
    9.
    发明专利
    Return-target restrictive return from procedure instructions, processors, methods, and systems 未知

    公开(公告)号：GB2524618A

    公开(公告)日：2015-09-30

    申请号：GB201500925

    申请日：2015-01-20

    Applicant: INTEL CORP

    Inventor： CAPRIOLI PAUL

    IPC: G06F21/52 ,  G06F9/30 ,  G06F9/42 ,  G06F9/44 ,  G06F21/55 ,  G06F21/56 ,  G06F21/57

    Abstract: A decode unit 330 decodes an RTR return (Return Target Restrictive return from procedure) instruction 314. An RTR unit 322, coupled with the decode unit, is responsive to the RTR return instruction to determine whether to allow 336 or restrict an attempt by the RTR return instruction to make a control flow transfer to an instruction at a return address 358 corresponding to the RTR return instruction, typically held 354 on the call stack 352. The determination is based on compatibility 332 of a type 321 of the instruction at the return address with the RTR return instruction and on compatibility 334 of first RTR information 316 of the RTR return instruction with second RTR information 320 of the instruction 318 at the return address 358. A control flow transfer unit 338, coupled with the RTR unit and with the decode unit is responsive to the RTR return instruction to transfer control flow to the instruction at the return address when the return target restriction unit determines not to restrict the attempt. The invention finds typical use in addressing ROP (Return-Oriented Programming, return-into-libc) attacks based on compromise of the call stack, e.g. due to a buffer overrun exploit.

    Beschleunigte spurübergreifende Vektorreduzierungsbefehle
    10.
    发明专利
    Beschleunigte spurübergreifende Vektorreduzierungsbefehle 未知

    公开(公告)号：DE112013003743T5

    公开(公告)日：2015-05-21

    申请号：DE112013003743

    申请日：2013-06-10

    Applicant: INTEL CORP

    Inventor： COOK JEFFREY J ,  CAPRIOLI PAUL ,  KANHERE ABHAY S ,  AL-OTOOM MUAWYA M

    IPC: G06F13/16 ,  G06F9/30

    Abstract: Ein Vektorreduzierungsbefehl wird durch einen Prozessor ausgeführt, um effiziente Reduzierungsoperationen auf einer Anordnung von Datenelementen bereitzustellen. Der Prozessor enthält Vektorregister. Jedes Vektorregister ist in eine Vielzahl von Spuren unterteilt, und jede Spur speichert die gleiche Anzahl von Datenelementen. Der Prozessor enthält auch eine Ausführungsschaltung, die den Vektorreduzierungsbefehl empfängt, um die Anordnung aus in einem Quelloperand gespeicherten Datenelementen unter Verwendung eines Reduzierungsoperators zu einem Ergebnis in einem Zieloperand zu reduzieren. Quelloperand und Zieloperand sind jeweils eines der Vektorregister. Als Reaktion auf den Vektorreduzierungsbefehl, wendet die Ausführungsschaltung den Reduzierungsoperator auf zwei der Datenelemente in jeder Spur an und verschiebt ein oder mehrere verbliebene Datenelemente, wenn mindestens eines der Datenelemente in jeder Spur verblieben ist.

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