公开(公告)号：KR20200140395A

公开(公告)日：2020-12-15

申请号：KR20207034869

申请日：2016-12-31

Applicant: INTEL CORP

Inventor： SANKARAN RAJESH M ,  NEIGER GILBERT ,  RANGANATHAN NARAYAN ,  VAN DOREN STEPHEN R ,  NUZMAN JOSEPH ,  MCDONNELL NIALL D ,  O'HANLON MICHAEL A ,  MOSUR LOKPRAVEEN B ,  DRYSDALE TRACY GARRETT ,  NURVITADHI ERIKO ,  MISHRA ASIT K ,  VENKATESH GANESH ,  MARR DEBORAH T ,  CARTER NICHOLAS P ,  PEARCE JONATHAN D ,  GROCHOWSKI EDWARD T ,  GRECO RICHARD J ,  VALENTINE ROBERT ,  CORBAL JESUS ,  FLETCHER THOMAS D ,  BRADFORD DENNIS R ,  MANLEY DWIGHT P ,  CHARNEY MARK J ,  COOK JEFFREY J ,  CAPRIOLI PAUL ,  YAMADA KOICHI ,  GLOSSOP KENT D ,  SHEFFIELD DAVID B

IPC: G06F9/48 ,  G06F9/38

Abstract: 이종컴퓨팅을위한시스템들, 방법들, 및장치들의실시예들이설명된다. 일부실시예들에서, 하드웨어이종스케줄러는복수의이종처리요소들중 하나이상의이종처리요소상에서의실행을위해명령어들을디스패치하고, 명령어들은복수의이종처리요소들중 하나이상의이종처리요소에의해처리될코드조각에대응하고, 명령어들은복수의이종처리요소들중 하나이상의이종처리요소중의적어도하나의이종처리요소에대한고유명령어들이다.

公开(公告)号：DE112016007566T5

公开(公告)日：2019-09-26

申请号：DE112016007566

申请日：2016-12-31

Applicant: INTEL CORP

Inventor： SANKARAN RAJESH M ,  NEIGER GILBERT ,  RANGANATHAN NARAYAN ,  VAN DOREN STEPHEN R ,  NUZMAN JOSEPH ,  MCDONNELL NIALL D ,  O´HANLON MICHAEL A ,  MOSUR LOKPRAVEEN B ,  DRYSDALE TRACY GARRETT ,  NURVITADHI ERIKO ,  MISHRA ASIT K ,  VENKATESH GANESH ,  MARR DEBORAH T ,  CARTER NICHOLAS P ,  PEARCE JONATHAN D ,  GROCHOWSKI EDWARD T ,  GRECO RICHARD J ,  VALENTINE ROBERT ,  CORBAL JESUS ,  FLETCHER THOMAS D ,  BRADFORD DENNIS R ,  MANLEY DWIGHT P ,  CHARNEY MARK J ,  COOK JEFFREY J ,  CAPRIOLI PAUL ,  YAMADA KOICHI ,  GLOSSOP KENT D ,  SHEFFIELD DAVID B

IPC: G06F9/48 ,  G06F9/38

Abstract: Es sind Ausführungsformen von Systemen, Verfahren und Vorrichtungen für heterogene Berechnung beschrieben. In manchen Ausführungsformen versendet ein Hardware-heterogener Planer Anweisungen zur Ausführung auf einem oder mehreren einer Vielzahl von heterogenen Verarbeitungselementen, wobei die Anweisungen einem Codefragment entsprechen, das durch das eine oder die mehreren der Vielzahl von heterogenen Verarbeitungselementen zu verarbeiten ist, wobei die Anweisungen native Anweisungen an zumindest einer des einen oder der mehreren der Vielzahl von heterogenen Verarbeitungselementen sind.

公开(公告)号：DE112016004351T5

公开(公告)日：2018-06-07

申请号：DE112016004351

申请日：2016-08-24

Applicant: INTEL CORP

Inventor： MISHRA ASIT K ,  GROCHOWSKI EDWARD T ,  PEARCE JONATHAN D ,  MARR DEBORAH T ,  COHEN EHUD ,  OULD-AHMED-VALL ELMOUSTAPHA ,  CORBAL SAN ADRIAN JESUS ,  VALENTINE ROBERT ,  CHARNEY MARK J ,  HUGHES CHRISTOPHER J ,  GIRKAR MILIND B

IPC: G06F9/30 ,  G06F9/38 ,  G06F12/08

Abstract: Ein Prozessor enthält eine Decodiereinheit, um einen Befehl zu decodieren, der einen ersten gepackten Quelldatenoperanden angibt, der wenigstens vier Datenelemente enthält, einen zweiten gepackten Quelldatenoperanden angibt, der wenigstens vier Datenelemente enthält, und einen oder mehrere Zielspeicherorte angibt. Die Ausführungseinheit speichert in Reaktion auf den Befehl wenigstens einen Ergebnismaskenoperanden an dem (den) Zielspeicherort(en). Der wenigstens eine Ergebnismaskenoperand enthält für jedes entsprechende Datenelement in einem des ersten und des zweiten gepackten Quelldatenoperanden an derselben relativen Position ein anderes Maskenelement. Jedes Maskenelement gibt an, ob das entsprechende Datenelement in dem einen der gepackten Quelldatenoperanden gleich irgendeinem der Datenelemente in dem anderen der gepackten Quelldatenoperanden ist.

公开(公告)号：DE112017003340T5

公开(公告)日：2019-03-14

申请号：DE112017003340

申请日：2017-06-06

Applicant: INTEL CORP

Inventor： GROCHOWSKI EDWARD T ,  MISHRA ASIT K ,  VALENTINE ROBERT ,  CHARNEY MARK J ,  STEELY JR SIMON C

IPC: G06F9/38

Abstract: Ein Prozessor eines Aspekts enthält eine Decodiereinheit zum Decodieren einer Matrix-Multiplikationsinstruktion. Die Matrix-Multiplikationsinstruktion soll einen ersten Speicherort einer ersten Quellenmatrix angeben, soll einen zweiten Speicherort einer zweiten Quellenmatrix angeben, und soll einen dritten Speicherort angeben, wo eine Ergebnis-Matrix gespeichert werden soll. Der Prozessor enthält außerdem eine Ausführungseinheit, die mit der Decodiereinheit gekoppelt ist. Die Ausführungseinheit dient dazu, als Reaktion auf die Matrix-Multiplikationsinstruktion einen Abschnitt der ersten und zweiten Quellenmatrizes vor einer Unterbrechung zu multiplizieren und einen Vollendungsfortschrittsindikator als Reaktion auf die Unterbrechung zu speichern. Der Vollendungsfortschrittsindikator dient zu, einen Betrag des Fortschritts beim Multiplizieren der ersten und zweiten Quellenmatrizes und des Speicherns entsprechender Ergebnisdaten an dem dritten Speicherort, das vor der Unterbrechung vollendet sein soll, anzugeben.

公开(公告)号：EP3084629A4

公开(公告)日：2017-08-09

申请号：EP14871390

申请日：2014-12-16

Applicant: INTEL CORP

Inventor： MISHRA ASIT K ,  DAVID HOWARD S ,  DUNNING DAVID S

IPC: G06F15/76

CPC classification number: G06F15/163 ,  G06F15/17362

Abstract: In accordance with the present description, provided are hierarchical and parallel partition networks which include a plurality of parallel partition packet networks for interconnecting components on one or more integrated circuit dies. In one embodiment, each parallel partition packet network is independent of the other parallel partition packet networks and has a unit level switch at a unit hierarchical level. In another aspect, each parallel partition packet network has a unit-to-unit level switch at a unit-to-unit hierarchical level. Other aspects are described herein.

Abstract translation: 根据本描述，提供了分层和并行分区网络，其包括用于互连一个或多个集成电路管芯上的组件的多个并行分区分组网络。 在一个实施例中，每个并行分区分组网络独立于其他并行分区分组网络并且具有单位层级的单位级别切换。 在另一方面，每个并行分区分组网络在单元到单元层级具有单元到单元级别开关。 这里描述了其他方面。