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公开(公告)号：KR20180006501A
公开(公告)日：2018-01-17
申请号：KR20187000578
申请日：2014-06-17
Applicant: INTEL CORP
Inventor： GUY BUFORD M , SINGHAL RONAK , NAIK MISHALI , TOLL BRET L
IPC: G06F9/30
CPC classification number: G06F9/30189 , G06F9/30018 , G06F9/30036
Abstract: 프로세서는, 프로세서가패킹된데이터연산마스킹을사용하지않는제1 모드, 및프로세서가패킹된데이터연산마스킹을사용하는제2 모드를포함한다. 디코드유닛은제1 모드에서주어진패킹된데이터연산에대한마스킹되지않은패킹된데이터명령어를디코드하고, 제2 모드에서주어진패킹된데이터연산의마스킹된버전에대한마스킹된패킹된데이터명령어를디코드한다. 명령어들은동일한명령어길이를갖는다. 마스킹된명령어는마스크를특정하기위한비트(들)을갖는다. 실행유닛(들)은디코드유닛과결합된다. 실행유닛(들)은, 디코드유닛이제1 모드에서마스킹되지않은명령어를디코딩하는것에응답하여, 주어진패킹된데이터연산을수행한다. 실행유닛(들)은, 디코드유닛이제2 모드에서마스킹된명령어를디코딩하는것에응답하여, 주어진패킹된데이터연산의마스킹된버전을수행한다.
Abstract translation: 处理器包括处理器不使用打包数据操作掩码的第一模式和处理器将使用打包数据操作掩码的第二模式。 解码单元，用于在第一模式下对用于给定打包数据操作的未掩码打包数据指令进行解码，并且针对在第二模式下给定打包数据操作的掩码版本来解码掩码打包数据指令。 指令的指令长度相同。 被屏蔽的指令具有指定掩码的位。 执行单元与解码单元耦合。 执行单元响应于解码单元对第一模式中的未屏蔽指令进行解码来执行给定分组数据操作。 执行单元响应于解码单元在第二模式下对经掩码的指令进行解码来执行给定打包数据操作的经掩码版本。
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公开(公告)号：DE112012007119T5
公开(公告)日：2015-07-30
申请号：DE112012007119
申请日：2012-12-26
Applicant: INTEL CORP
Inventor： NAIK MISHALI , NAVEH ALON , SODHI INDER M , GORBATOV EUGENE , WEISSMANN ELIEZER , HENROID ANDREW D , HERDRICH ANDREW J , KOUFATY DAVID A , SRINIVASA GANAPATI N , NARVAEZ PAOLO , KHANNA GAURAV , HAHN SCOTT D , BRETT PAUL , SUBBAREDDY DHEERAJ R , PRABHAKARAN ABIRAMI
Abstract: Gemäß einer Ausführungsform enthält ein Prozessor eine Vielzahl an Prozessorkernen zum Ausführen einer Vielzahl von Threads, einen gemeinsam genutzten Speicher, der kommunikativ an die Vielzahl von Prozessorkernen gekoppelt ist, eine Leistungssteuereinheit (PCU), die kommunikativ an die Vielzahl der Prozessoren gekoppelt ist, zum Bestimmen, ohne irgendein Eingreifen von Software (SW), ob ein Thread, der gerade durch einen ersten Prozessorkern durchgeführt wird, zu einem zweiten Prozessorkern migriert werden sollte, und eine Migrationseinheit zum, als Reaktion auf das Empfangen eines Befehls von der PCU, Migrieren des Thread, zum Speichern mindestens eines Abschnitts des Architekturzustands des ersten Prozessorkerns im gemeinsam genutzten Speicher und zum Migrieren des Thread zum zweiten Prozessorkern, ohne ein Eingreifen von SW, derart, dass der zweite Prozessorkern mit der Ausführung des Thread auf der Basis des Architekturzustands aus dem gemeinsam genutzten Speicher ohne Wissen der SW fortfahren kann.
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公开(公告)号：DE112013005287T5
公开(公告)日：2015-08-27
申请号：DE112013005287
申请日：2013-06-25
Applicant: INTEL CORP
Inventor： NARVAEZ PAOLO , SRINIVASA GANAPATI N , GORBATOV EUGENE , SUBBAREDDY DHEERAJ R , NAIK MISHALI , NAVEH ALON , PRABHAKARAN ABIRAMI , WEISSMANN ELIEZER , KOUFATY DAVID A , BRETT PAUL , HAHN SCOTT D , HERDRICH ANDREW J , KHANNA GAURAV , FENGER RUSSELL J , BIGBEE BRYANT E , HENROID ANDREW D
IPC: G06F9/44
Abstract: Es wird eine heterogene Prozessorarchitektur beschrieben. Zum Beispiel umfasst ein Prozessor gemäß einer Ausführungsform der Erfindung: einen Satz von zwei oder mehr kleinen physischen Prozessorkernen; wenigstens einen großen physischen Prozessorkern mit Verarbeitungsfähigkeiten mit einer relativ höheren Leistung und einem relativ höheren Stromverbrauch im Vergleich zu den kleinen physischen Prozessorkernen; eine Virtuell-aufphysisch-(V-P-)-Abbildungslogik zum Offenbaren des Satzes von zwei oder mehr kleinen physischen Prozessorkernen gegenüber der Software durch einen entsprechenden Satz von virtuellen Kernen und zum Verbergen des wenigstens einen großen physischen Prozessorkerns vor der Software.
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4.发明专利
公开(公告)号：DE102014003798A1
公开(公告)日：2014-09-18
申请号：DE102014003798
申请日：2014-03-17
Applicant: INTEL CORP
Inventor： WEISSMANN ELIERZER , RAPPOPORT RINAT , MISHAELI MICHAEL , SHAFI HISHAM , LENZ ORON , BRANDT JASON W , FISCHER STEPHEN A , TOLL BRET L , SODHI INDER M , NAVEH ALON , SRINIVASA GANAPATI N , CHOUBAL ASHISH V , HAHN SCOTT D , KOUFATY DAVID A , FENGER RUSSEL J , KHANNA GAURAV , GORBATOV EUGENE , NAIK MISHALI , HERDRICH ANDREW J , PRABHAKARAN ABIRAMI , JAHAGIRDAR SANJEEV S , BRETT PAUL , NARVAEZ PAOLO , HENROID ANDREW D , SUBBAREDDY DHEERAJ R
Abstract: Es werden eine heterogene Prozessorarchitektur und ein Verfahren zum Booten eines heterogenen Prozessors beschrieben. Ein Prozessor gemäß einer Ausführungsform umfasst: einen Satz großer physischer Prozessorkerne; einen Satz kleiner physischer Prozessorkerne mit relativ leistungsschwächeren Verarbeitungsfähigkeiten und relativ niedrigerem Energieverbrauch im Vergleich zu den großen physischen Prozessorkernen; und eine Paketeinheit, um einen Bootstrap-Prozessor zu aktivieren. Der Bootstrap-Prozessor initialisiert die homogenen physischen Prozessorkerne, während der heterogene Prozessor gegenüber einer System-Firmware-Schnittstelle das Erscheinungsbild eines homogenen Prozessors präsentiert.
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公开(公告)号：DE112012007115T5
公开(公告)日：2015-08-20
申请号：DE112012007115
申请日：2012-12-28
Applicant: BRETT PAUL , FENGER RUSSELL J , GORBATOV EUGENE , HAHN SCOTT D , INTEL CORP , KHANNA GAURAV , KOUFATY DAVID A , NAIK MISHALI , NARVAEZ PAOLO , NAVEH ALON , PRABHAKARAN ABIRAMI , SODHI INDER M , SRINIVASA GANAPATI N , SUBBAREDDY DHEERAJ R , WEISSMANN ELIEZER
Inventor： KOUFATY DAVID A , SODHI INDER M , WEISSMANN ELIEZER , GORBATOV EUGENE , SRINIVASA GANAPATI N , PRABHAKARAN ABIRAMI , BRETT PAUL , SUBBAREDDY DHEERAJ R , HAHN SCOTT D , NAIK MISHALI , NARVAEZ PAOLO , NAVEH ALON , KHANNA GAURAV , FENGER RUSSELL J
Abstract: Ein Prozessor enthält mehrere physikalische Kerne, die mehrere logische Kerne verschiedener Kerntypen unterstützen, wobei die Kerntypen einen Typ großer Kerne und einen Typ kleiner Kerne enthalten. Eine Multi-Thread-Anwendung enthält mehrere Software-Threads, die von einem ersten Teilsatz logischer Kerne in einem ersten Zeitschlitz gleichzeitig ausgeführt werden. Basierend auf Daten, die aus Überwachen der Ausführung in dem ersten Zeitschlitz erfasst wurden, wählt der Prozessor einen zweiten Teilsatz logischer Kerne für gleichzeitige Ausführung der Software-Threads in einem zweiten Zeitschlitz aus. Jeder logische Kern in dem zweiten Teilsatz weist einen der Kerntypen auf, der mit den Charakteristika eines der Software-Threads übereinstimmt.
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Patent Agency Ranking
公开(公告)号：GB2514236A
公开(公告)日：2014-11-19
申请号：GB201404549
申请日：2014-03-14
Applicant: INTEL CORP
Inventor： WEISSMANN ELIERZER , RAPPOPORT RINAT , MISHAELI MICHAEL , SHAFI HISHAM , LENZ ORON , BRANDT JASON W , FISCHER STEPHEN A , TOLL BRET L , SODHI INDER M , NAVEH ALON , SPRINIVASA GANAPATI , CHOUBAL ASHISH , HAHN SCOTT D , KOUFATY DAVID A , FENGER RUSSEL J , KHANNA GAURAV , GORBATOV EUGENE , NAIK MISHALI , HERDRICH ANDREW J , PRABHAKARAN ABIRAMI , JAHAGIRDAR SANJEEV , BRETT PAUL , NARVAEZ PAOLO , HENROID ANDREW D , SUBBAREDDY DHEERAJ R
Abstract: A heterogeneous processor comprises a first physical core having a first instruction set and a first power consumption level, to execute a thread at a first performance level, and a second physical core having a second instruction set and a second power consumption level, to execute a thread at a second performance level. A virtual-to-physical mapping circuit is coupled to the first and second physical cores. The first physical core is mapped to a system firmware interface via a virtual core, and the second physical core is hidden from the system firmware interface. A single physical core may act as a bootstrap processor. The first physical core may act as the bootstrap processor and this may initialize the second physical core. In another embodiment there is a set of one or more small physical cores and at least one large processor core. Two or more small physical cores are exposed to a system firmware interface and the large physical core is hidden from the system firmware interface.
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公开(公告)号：DE102014003667A1
公开(公告)日：2014-09-18
申请号：DE102014003667
申请日：2014-03-14
Applicant: INTEL CORP
Inventor： GROCHOWSKI EDWARD T , DIXON MARTIN G , SANTIAGO YAZMIN A , NAIK MISHALI
IPC: G06F9/38
Abstract: Ein Prozessor ist dafür geeignet, bedingte Abzweigungen zu verarbeiten. Der Prozessor umfasst eine Instruktionshol-Logik zum Holen eines bedingten kurzen Vorwärtsabzweigs. Der bedingte kurze Vorwärtsabzweig soll eine bedingte Abzweiginstruktion und einen Satz aus einer oder mehreren Instruktionen, die nacheinander der bedingten Abzweiginstruktion in der Programmreihenfolge folgen sollen, aufweisen. Der Satz aus der einen oder den mehreren Instruktionen befindet sich zwischen der bedingten Abzweiginstruktion und einer Vorwärtsabzweig-Zielinstruktion, die durch die bedingte Abzweiginstruktion angezeigt werden soll. Der Prozessor umfasst außerdem eine Instruktionskonvertierungslogik, die mit der Instruktionshol-Logik gekoppelt ist. Die Instruktionskonvertierungslogik dient zum Konvertieren des bedingten kurzen Vorwärtsabzweigs zu einem rechnerisch äquivalenten Satz aus einer oder mehreren prädizierten Instruktionen. Andere Prozessoren werden ebenfalls offenbart, wie auch verschiedenen Verfahren und Systeme.
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8.发明公开PROCESSORS, METHODS, AND SYSTEMS TO ACCESS A SET OF REGISTERS AS EITHER A PLURALITY OF SMALLER REGISTERS OR A COMBINED LARGER REGISTER 审中-公开处理器，方法和访问寄存器的任一组几个较小的寄存器的形式或组合BIGGER注册Systems
公开(公告)号：EP3014419A4
公开(公告)日：2017-02-22
申请号：EP14818729
申请日：2014-06-26
Applicant: INTEL CORP
Inventor： TOLL BRET L , SINGHAL RONAK , GUY BUFORD M , NAIK MISHALI
CPC classification number: G06F9/30036 , G06F9/30109 , G06F9/30112 , G06F9/3016 , G06F9/30192
Abstract: A processor of an aspect includes a set of registers capable of storing packed data. An execution unit is coupled with the set of registers. The execution unit is to access the set of registers in at least two different ways in response to instructions. The at least two different ways include a first way in which the set of registers are to represent a plurality of N-bit registers. The at least two different ways also include a second way in which the set of registers are to represent a single register of at least 2N-bits. In one aspect, the at least 2N-bits is to be at least 256-bits.
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9.发明公开PACKED DATA ELEMENT PREDICATION PROCESSORS, METHODS, SYSTEMS, AND INSTRUCTIONS 审中-公开维多利亚时代周刊VERPACKTEN DATENELEMENTEN，VERFAHREN，SYSTEME UND ANWEISUNGEN
公开(公告)号：EP3014418A4
公开(公告)日：2017-03-08
申请号：EP14818406
申请日：2014-06-17
Applicant: INTEL CORP
Inventor： GUY BUFORD M , SINGHAL RONAK , NAIK MISHALI , TOLL BRET L
CPC classification number: G06F9/30189 , G06F9/30018 , G06F9/30036
Abstract: A processor includes a first mode where the processor is not to use packed data operation masking, and a second mode where the processor is to use packed data operation masking. A decode unit to decode an unmasked packed data instruction for a given packed data operation in the first mode, and to decode a masked packed data instruction for a masked version of the given packed data operation in the second mode. The instructions have a same instruction length. The masked instruction has bit(s) to specify a mask. Execution unit(s) are coupled with the decode unit. The execution unit(s), in response to the decode unit decoding the unmasked instruction in the first mode, to perform the given packed data operation. The execution unit(s), in response to the decode unit decoding the masked instruction in the second mode, to perform the masked version of the given packed data operation.
Abstract translation: 处理器包括处理器不使用打包数据操作屏蔽的第一模式，以及处理器将使用打包数据操作屏蔽的第二模式。 解码单元，用于在第一模式中解码用于给定打包数据操作的未屏蔽的打包数据指令，并且解码用于第二模式中给定打包数据操作的屏蔽版本的屏蔽打包数据指令。 指令具有相同的指令长度。 被屏蔽的指令具有指定掩码的位。 执行单元与解码单元耦合。 执行单元响应于解码单元对第一模式中的未屏蔽指令进行解码，以执行给定的打包数据操作。 执行单元响应于解码单元对第二模式中的屏蔽指令进行解码，以执行给定打包数据操作的屏蔽版本。
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10.发明专利
公开(公告)号：BR112015030098B1
公开(公告)日：2022-04-26
申请号：BR112015030098
申请日：2014-06-17
Applicant: INTEL CORP
Inventor： BRET L TOLL , BUFORD M GUY , NAIK MISHALI , SINGHAL RONAK
Abstract: métodos, sistemas e instruções de processadores de predicação de elemento de dados compactados trata-se de um processador que inclui um primeiro modo no qual o processador não deve usar mascaramento de operação de dados compactados e um segundo modo no qual o processador deve usar mascaramento de operação de dados compactados. uma unidade de decodificação para decodificar uma instrução de dados compactados não mascarada para uma determinada operação de dados compactados no primeiro modo e para decodificar uma instrução de dados compactados mascarada para uma versão mascarada da determinada operação de dados compactados no segundo modo. as instruções têm um mesmo comprimento de instrução. a instrução mascarada tem bit(s) para especificar uma máscara. a(s) unidade(s) de execução são acopladas à unidade de decodificação. a(s) unidade(s) de execução, em resposta à unidade de decodificação que decodifica a instrução não mascarada no primeiro modo, deve(devem) realizar a determinada operação de dados compactados. a(s) unidade(s) de execução, em resposta à unidade de decodificação que decodifica a instrução mascarada no segundo modo, deve(devem) realizar a versão mascarada da certa operação de dados compactados.
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