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公开(公告)号：DE112006003298T5
公开(公告)日：2009-01-08
申请号：DE112006003298
申请日：2006-12-07
Applicant: INTEL CORP
Inventor： KING STEVEN R , BERRY FRANK , KOUNAVIS MICHAEL E
IPC: G06F11/10
Abstract: In one embodiment, the present invention includes a method for receiving incoming data in a processor and performing a checksum operation on the incoming data in the processor pursuant to a user-level instruction for the checksum operation. For example, a cyclic redundancy checksum may be computed in the processor itself responsive to the user-level instruction. Other embodiments are described and claimed.
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公开(公告)号：DE112006003298B4
公开(公告)日：2021-11-18
申请号：DE112006003298
申请日：2006-12-07
Applicant: INTEL CORP
Inventor： KING STEVEN R , BERRY FRANK , KOUNAVIS MICHAEL E
Abstract: System, mit- einem Prozessor (300; 400), aufweisend- einen Speicher (340),- Register (320, 330), mit- einem ersten Register (320) und- einem zweiten Register (330),- Hardwaremaschinen, mit- einer ersten Hardwaremaschine mit einem ersten XOR-Baum (310), der an das erste und das zweite Register (320, 330)gekoppelt ist, um als Reaktion auf Befehle auf Benutzerebene 32-Bit Operationen auszuführen, und- einer zweiten Hardwaremaschine mit einem zweiten XOR-Baum (410), der an das erste und das zweite Register (320, 330) gekoppelt ist, um als Reaktion auf Befehle auf Benutzerebene 64-Bit Operationen auszuführen;- einen Speicher (432; 434), der an den Prozessor (300; 400) koppelt;- eine Datenspeichereinrichtung (428), die an den Prozessor (300; 400) koppelt;- eine Audio I/O-Einrichtung (414), die an den Prozessor (300; 400) koppelt; und- eine Kommunikationseinrichtung (426), die an den Prozessor (300; 400) koppelt.
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3.发明申请PERFORMING A CYCLIC REDUNDANCY CHECKSUM OPERATION RESPONSIVE TO A USER-LEVEL INSTRUCTION 审中-公开执行循环冗余检查操作对用户级指令的响应
公开(公告)号：WO2007078672A3
公开(公告)日：2007-09-13
申请号：PCT/US2006047234
申请日：2006-12-07
Applicant: INTEL CORP , KING STEVEN R , BERRY FRANK , KOUNAVIS MICHAEL E
Inventor： KING STEVEN R , BERRY FRANK , KOUNAVIS MICHAEL E
IPC: G06F11/10
CPC classification number: G06F11/1004 , G06F9/30003 , G06F9/30018 , G06F9/30032 , G06F15/76 , G06T1/20 , H03M13/00 , H03M13/09 , H03M13/093 , H03M13/096 , H03M13/157
Abstract: In one embodiment, the present invention includes a method for receiving incoming data in a processor and performing a checksum operation on the incoming data in the processor pursuant to a user-level instruction for the checksum operation. For example, a cyclic redundancy checksum may be computed in the processor itself responsive to the user-level instruction. Other embodiments are described and claimed.
Abstract translation: 在一个实施例中，本发明包括一种用于在处理器中接收输入数据并根据用于校验和操作的用户级指令对处理器中的输入数据执行校验和操作的方法。 例如，响应于用户级指令，可以在处理器本身中计算循环冗余校验和。 描述和要求保护其他实施例。
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公开(公告)号：WO2010057065A3
公开(公告)日：2010-08-19
申请号：PCT/US2009064493
申请日：2009-11-14
Applicant: INTEL CORP , MCKEEN FRANK , SAVAGAONKAR UDAY , ROZAS CARLOS V , GOLDSMITH MICHAEL A , HERBERT HOWARD C , ALTMAN ASHER , GRAUNKE GARY , DURHAM DAVID , JOHNSON SIMON P , KOUNAVIS MICHAEL E , SCARLATA VINCENT R , CIHULA JOSEPH , JEYASINGH STALINSELVARAJ , LINT BERNARD , NEIGER GIL , RODGERS DION , BRICKELL ERNIE , LI JIANGUO
Inventor： MCKEEN FRANK , SAVAGAONKAR UDAY , ROZAS CARLOS V , GOLDSMITH MICHAEL A , HERBERT HOWARD C , ALTMAN ASHER , GRAUNKE GARY , DURHAM DAVID , JOHNSON SIMON P , KOUNAVIS MICHAEL E , SCARLATA VINCENT R , CIHULA JOSEPH , JEYASINGH STALINSELVARAJ , LINT BERNARD , NEIGER GIL , RODGERS DION , BRICKELL ERNIE , LI JIANGUO
CPC classification number: G06F9/30043 , G06F9/30032 , G06F21/56
Abstract: A technique to enable secure application and data integrity within a computer system. In one embodiment, one or more secure enclaves are established in which an application and data may be stored and executed.
Abstract translation: 一种在计算机系统内实现安全应用程序和数据完整性的技术。 在一个实施例中，建立一个或多个安全区域，其中可以存储和执行应用程序和数据。
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公开(公告)号：DE112017004843T5
公开(公告)日：2019-06-27
申请号：DE112017004843
申请日：2017-08-17
Applicant: INTEL CORP
Inventor： KOUNAVIS MICHAEL E , DURHAM DAVID M , SAHITA RAVI L , GREWAL KARANVIR S
Abstract: Technologien für einen Codeflussintegritätsschutz enthalten einen statischen Analysator, der ein potenzielles Gadget in einen Atomic-Code-Pfad eines geschützten Codes identifiziert. Eine Marker-Instruktion wird nach dem potenziellen Gadget mit einem Parameter eingefügt, der einer Adresse der Marker-Instruktion entspricht, eine Hash-Evaluator-Instruktion wird nach einem Austrittspunkt des Atomic-Code-Pfades mit einem Parameter eingefügt, der der Adresse der Marker-Instruktion entspricht, und eine Vergleichs-Evaluator-Instruktion und eine Hash-Überprüfungsinstruktion werden nach der Hash-Evaluator-Instruktion eingefügt. Eine Ziel-Computervorrichtung führt den geschützten Code aus und aktualisiert einen Pfad-Hash als eine Funktion des Parameters der Marker-Instruktion, bestimmt einen erwarteten Hash-Wert als eine Funktion des Parameters der Hash-Evaluator-Instruktion, und generiert eine Ausnahme, falls der Pfad-Hash und der erwartete Hash-Wert nicht übereinstimmen. Weitere Ausführungsformen werden beschrieben und beansprucht.
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Patent Agency Ranking
公开(公告)号：PL3588360T3
公开(公告)日：2022-02-21
申请号：PL19176635
申请日：2019-05-24
Applicant: INTEL CORP
Inventor： LEMAY MICHAEL , DURHAM DAVID M , KOUNAVIS MICHAEL E , HUNTLEY BARRY E , SHANBHOGUE VEDVYAS , BRANDT JASON W , TRIPLETT JOSH , NEIGER GILBERT , GREWAL KARANVIR , PATEL BAIJU V , ZHUANG YE , TSAI JR-SHIAN , SUKHOMLINOV VADIM , SAHITA RAVI , ZHANG MINGWEI , FARWELL JAMES C , DAS AMITABH , BHUYAN KRISHNA
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公开(公告)号：DE112017004609T5
公开(公告)日：2019-07-11
申请号：DE112017004609
申请日：2017-08-08
Applicant: INTEL CORP
Inventor： DEUTSCH SERGEJ , DURHAM DAVID D , GREWAL KARANVIR S , KOUNAVIS MICHAEL E
IPC: G06F12/14
Abstract: Hierin werden Ausführungsformen einer Vorrichtung, eines Verfahrens und Speichermediums, die mehrstufiger Speicherintegrität zum Sichern/Schützen von Speicherinhalten zugeordnet sind, beschrieben. In manchen Ausführungsformen kann eine Vorrichtung mehrere Stufen mit jeweiligen Verschlüsselungsmaschinen zum Verschlüsseln von Daten in Reaktion auf einen Schreib- oder Wiederherstellungsvorgang beinhalten; wobei die Verschlüsselungsmaschinen die Daten in einer Vielzahl von Verschlüsselungsstufen unter Verwendung einer Vielzahl von Tweaks auf Basis einer Vielzahl von Selektoren unterschiedlicher Typen sukzessive zu verschlüsseln haben. In Ausführungsformen können die mehreren Stufen ferner eine oder mehrere Entschlüsselungsmaschinen zum teilweisen, vollständigen oder Pseudoentschlüsseln der mehrfach verschlüsselten Daten in Reaktion auf einen Lese-, Bewegungs- oder Kopiervorgang umfassen; wobei die eine oder die mehreren Entschlüsselungsmaschinen die mehrfach verschlüsselten Daten in einer oder mehreren Entschlüsselungsstufen unter Verwendung von einem oder mehreren Tweaks auf Basis eines Teilsatzes der Selektoren unterschiedlicher Typen teilweise, vollständig oder pseudozuentschlüsseln hat bzw. haben.
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8.发明专利
公开(公告)号：DE102018115267A1
公开(公告)日：2019-01-03
申请号：DE102018115267
申请日：2018-06-26
Applicant: INTEL CORP
Inventor： DURHAM DAVID M , CHHABRA SIDDHARTHA , KOUNAVIS MICHAEL E
IPC: G06F21/62
Abstract: Systeme und Verfahren zur Speicherisolierung werden bereitgestellt. Die Verfahren umfassen Empfangen einer Anforderung zum Schreiben einer Datenzeile an eine physische Speicheradresse, wobei die physische Speicheradresse eine Schlüsselkennung umfasst; Auswählen eines Verschlüsselungsschlüssels aus einer Schlüsseltabelle basierend auf der Schlüsselkennung der physischen Speicheradresse; Bestimmen, ob die Datenzeile komprimierbar ist; Komprimieren der Datenzeile zum Erzeugen einer komprimierten Zeile in Reaktion auf Bestimmen, dass die Datenzeile komprimierbar ist, wobei die komprimierte Zeile Komprimierungsmetadaten und komprimierte Daten umfasst; Hinzufügen von Verschlüsselungsmetadaten zur komprimierten Zeile, wobei die Verschlüsselungsmetadaten indikativ für den Verschlüsselungsschlüssel sind; Verschlüsseln eines Teils der komprimierten Zeile mit dem Verschlüsselungsschlüssel zum Erzeugen einer verschlüsselten Zeile in Reaktion auf Hinzufügen der Verschlüsselungsmetadaten; und Schreiben der verschlüsselten Zeile in eine Speichervorrichtung bei der physischen Speicheradresse. Andere Ausführungsformen werden beschrieben und beansprucht.
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公开(公告)号：SG146584A1
公开(公告)日：2008-10-30
申请号：SG2008023830
申请日：2008-03-26
Applicant: INTEL CORP
Inventor： SHAY GUERON K , FEGHALI WAJDI , GOPAL VINODH , RAGHUNANDAN MAKARAM , DIXON MARTIN G , CHENNUPATY SRINIVAS , KOUNAVIS MICHAEL E
Abstract: FLEXIBLE ARCHITECTURE AND INSTRUCTION FOR ADVANCED ENCRYPTION STANDARD (AES) A flexible aes instruction set for a general purpose processor is provided. The instruction set includes instructions to perform a "one round" pass for aes encryption or decryption and also includes instructions to perform key generation. An immediate may be used to indicate round number and key size for key generation for 128/192/256 bit keys. The flexible aes instruction set enables full use of pipelining capabilities because it does not require tracking of implicit registers.
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公开(公告)号：EP3230956A4
公开(公告)日：2018-06-13
申请号：EP15867363
申请日：2015-11-03
Applicant: INTEL CORP
Inventor： ANDERSON GLEN J , MARCH WENDY , YUEN KATHY , IYER RAVISHANKAR , TICKOO OMESH , OTA JEFFREY M , KOUNAVIS MICHAEL E
CPC classification number: G06T13/80 , G06T11/60 , G06T19/006 , G11B27/00 , H04S7/303 , H04S2400/11 , H04S2400/15
Abstract: Apparatuses, methods and storage media for providing augmented reality (AR) effects in stop-motion content are described. In one instance, an apparatus may include a processor, a content module to be operated by the processor to obtain a plurality of frames having stop-motion content, some of which may include an indication of an augmented reality effect, and an augmentation module to be operated by the processor to detect the indication of the augmented reality effect and add the augmented reality effect corresponding to the indication to some of the plurality of frames. Other embodiments may be described and claimed.
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