公开(公告)号：CN1284110C

公开(公告)日：2006-11-08

申请号：CN03160165.0

申请日：2003-09-24

Applicant: 松下电器产业株式会社

Inventor： 藤本和彦

IPC: G06F17/50 ,  H01L21/82 ,  H01L27/04

CPC classification number: G06F17/5068 ,  H01L23/5286 ,  H01L27/0203 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种不用侵占布线区域也能够对逻辑单元进行电源设置的半导体集成电路的电源布线方法和半导体集成电路。该半导体集成电路的电源布线方法，对配置在由多个功能块构成的半导体集成电路的功能块之间的逻辑单元提供电源。此时，通过使功能块内的逻辑单元列与配置在功能块之间的逻辑单元列进行组合，对功能块间逻辑单元进行与功能块内的逻辑单元相同的电源设置。由此，对配置在功能块之间的逻辑单元，也能够进行与功能块内的逻辑单元电源供给方式相同的电源设置。

公开(公告)号：CN101504676A

公开(公告)日：2009-08-12

申请号：CN200910000773.9

申请日：2009-01-12

Applicant: 松下电器产业株式会社

Inventor： 藤本和彦 ,  横山贤司 ,  藤野健哉 ,  大桥贵子 ,  深泽浩公 ,  高木洋平 ,  藤田和久

IPC: G06F17/50 ,  H01L27/02 ,  H01L23/50

CPC classification number: H01L27/0207 ,  G06F17/5031 ,  H01L24/02 ,  H01L2924/01004 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/00

Abstract: 作为用于考虑从焊盘引起的应力的不利影响，提出了两种方法。作为一种方法，当计算由应力的不利影响引起的单元的延迟变化值时，计算的延迟变化值施加到所述单元，以便通过考虑应力的不利影响而执行定时分析等。于是，为了通过以不对位于所述焊盘下的通路、布线线路以及单元引起从所述焊盘施加的应力的不利影响的方式采用上述分析的结果而设计倒装芯片型LSI，采用不布置通路的物理结构。

公开(公告)号：CN1494027A

公开(公告)日：2004-05-05

申请号：CN03160165.0

申请日：2003-09-24

Applicant: 松下电器产业株式会社

Inventor： 藤本和彦

IPC: G06F17/50 ,  H01L21/82 ,  H01L27/04

CPC classification number: G06F17/5068 ,  H01L23/5286 ,  H01L27/0203 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种不用侵占布线区域也能够对逻辑单元进行电源设置的半导体集成电路的电源布线方法和半导体集成电路。该半导体集成电路的电源布线方法，对配置在由多个功能块构成的半导体集成电路的功能块之间的逻辑单元提供电源。此时，通过使功能块内的逻辑单元列与配置在功能块之间的逻辑单元列进行组合，对功能块间逻辑单元进行与功能块内的逻辑单元相同的电源设置。由此，对配置在功能块之间的逻辑单元，也能够进行与功能块内的逻辑单元电源供给方式相同的电源设置。

公开(公告)号：CN101127055A

公开(公告)日：2008-02-20

申请号：CN200710126358.9

申请日：2007-06-29

Applicant: 松下电器产业株式会社

Inventor： 德永真也 ,  伊藤光实 ,  岩西信房 ,  瀬古公一 ,  铃木宏明 ,  田中广行 ,  西村佑一 ,  藤本和彦

IPC: G06F17/50

CPC classification number: G06F17/5068 ,  H01L23/49838 ,  H01L23/50 ,  H01L24/48 ,  H01L24/49 ,  H01L2224/05554 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48235 ,  H01L2224/49112 ,  H01L2224/49171 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01019 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01056 ,  H01L2924/01057 ,  H01L2924/01074 ,  H01L2924/01075 ,  H01L2924/01082 ,  H01L2924/01087 ,  H01L2924/12041 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/19041 ,  H01L2924/19042 ,  H01L2924/19043 ,  H01L2924/30105 ,  H01L2924/30107 ,  H01L2924/3011 ,  H01L2924/3025 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/05599

Abstract: 提供设计具有高可用性并且LSI的规模增大且集成度提高的半导体集成电路，以及设计不必要的辐射降低且热特性极佳的半导体集成电路系统的方法，实现与现有技术相反的设计流程，并且首先设计诸如印刷板之类的安装基片，并且基于安装基片的设计结果设计用于安装LSI的封装基片，然后执行要安装在封装基片上的LSI的布局设计。

公开(公告)号：CN101252117A

公开(公告)日：2008-08-27

申请号：CN200810080531.0

申请日：2008-02-21

Applicant: 松下电器产业株式会社

Inventor： 荒木章之 ,  岛田纯一 ,  尾川广和 ,  藤本和彦 ,  藤井力 ,  安井卓也

IPC: H01L23/522 ,  G06F17/50

CPC classification number: H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种考虑由气隙引起的布线间寄生电容降低带来的效果和弊害、并考虑成品率而生成所需最低限度的气隙用的半导体集成电路装置的布线构造及其设计方法和设计装置。在工序(S7003)中，对布线后的输入布局数据(7001)的布线图案的每条布线的布线宽度进行检测，或检测每个区域的布线密度。然后，在工序(S7004)中，基于所述工序(S7003)的检测结果，利用由工艺确定的布线宽度/布线密度条件(7005)，确定在进行CMP时容易产生阶梯差的宽幅布线或布线密度高的区域。而后，在工序(S7006)中，确定在通过所述工序(S7004)确定的宽幅布线或布线区域的周边区域形成圆锥部高的气隙的布线间隔位置，在工序(S7007)中，基于该检测结果，生成或删除气隙生成区域。