公开(公告)号：CN1825582A

公开(公告)日：2006-08-30

申请号：CN200610001667.9

申请日：2006-01-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张正宏 ,  陆晓慈 ,  傅竹韵 ,  张文 ,  郑双铭

IPC: H01L23/522 ,  H01L21/768

CPC classification number: H01L23/3192 ,  H01L2924/0002 ,  H01L2924/13091 ,  H01L2924/00

Abstract: 本发明为提供一种半导体元件的多层内介电层及其制造方法，具体涉及一种增进插塞模组表现的方法，其是包含通过降低内介电层的表面差异度来改善所制得的插塞模组表现，其对制造电性插塞上将产生较佳的表现。此内介电层是包含多层，第一层(610)是保护基底上元件免于受其后续蚀刻制程的损害，同时，一第二层(620)是覆盖于此第一层之上。由于基底上元件的轮廓表面差异，则借第三层(630)用以填充间隙。第四层(640)的厚度可使内介电层达到预期的厚度且通过一种可制得一非常平坦的内层的方法以完成此内介电层。此种多介电层的运用无须使用化学机械研磨制程即可消除内连线层中的轮廓表面差异(填充间隙与平坦化突起处)。

公开(公告)号：CN1741274A

公开(公告)日：2006-03-01

申请号：CN200510064682.3

申请日：2005-04-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴振诚 ,  蔡宏骏 ,  林大文 ,  张文 ,  郑双铭 ,  梁孟松

IPC: H01L27/088 ,  H01L27/105 ,  H01L29/78 ,  H01L23/52 ,  H01L21/8234 ,  H01L21/336 ,  H01L21/768 ,  H01L21/314 ,  H01L21/311

CPC classification number: H01L29/4983 ,  H01L21/02126 ,  H01L21/02167 ,  H01L21/022 ,  H01L21/02211 ,  H01L21/02274 ,  H01L21/314 ,  H01L21/3148 ,  H01L21/31633 ,  H01L21/76829 ,  H01L21/76832 ,  H01L21/76834 ,  H01L23/3192 ,  H01L29/665 ,  H01L29/66628 ,  H01L29/66636 ,  H01L2924/0002 ,  H01L2924/19041 ,  H01L2924/00

Abstract: 本发明是有关于一种集成电路元件及其形成方法，在基材上形成闸介电层和闸电极。接着沿着闸介电层和闸电极两侧形成一对间隙壁，间隙壁的较佳的基本组成材质为SiCO或SiCN。接着形成源极和汲极。在源极/汲极及间隙壁区域形成接触窗蚀刻阻绝层(CES)，CES层较佳的基本组成材质为SiCO或SiCN。接着形成层间介电层(ILD)在CES层上。此外，此种具有低k值的SiCO和SiCN材料可在较高的沉积速率及较低的沉积温度下进行沉积。使用含SiCO和SiCN的材料的MOS元件特性，不管是在外缘电容、接触电阻、片电阻、起始电压和遗漏电流等方面，和过去习知工艺相比较均有获得改善。

公开(公告)号：CN1195315C

公开(公告)日：2005-03-30

申请号：CN02107423.2

申请日：2002-03-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陆志诚 ,  陈启群 ,  张文

IPC: H01L21/027 ,  G03F7/00

Abstract: 一种多层式电介质抗反射层，适用于一基板与一光刻胶层之间，是在该基板上依序形成第一电介质抗反射层，接着在该第一电介质抗反射层上进行特别的等离子体处理，如N2O等离子体增强，形成第一等离子体薄膜。其中第一电介质抗反射层与第一等离子体薄膜形成一抗反射层组合。接着在该第一等离子体薄膜上依序形成N层该抗反射层组合以形成一多层式电介质抗反射层，其中N为自然数，介于1-4之间。

公开(公告)号：CN1514477A

公开(公告)日：2004-07-21

申请号：CN03153190.3

申请日：2003-08-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林思宏 ,  张文 ,  章勋明 ,  梁孟松

IPC: H01L21/768 ,  H01L21/31 ,  H01L21/314

CPC classification number: H01L21/76829 ,  H01L21/02126 ,  H01L21/02167 ,  H01L21/31116 ,  H01L21/3148 ,  H01L21/76801 ,  H01L21/76802 ,  H01L21/76807 ,  H01L21/76813

Abstract: 本发明是关于一种使用无氮介电蚀刻停止层的半导体元件及其制程，其制程步骤包括：提供一基底；依序形成一第一蚀刻停止层及一第二蚀刻停止层于上述基底上，其中上述第二蚀刻停止层是为一无氮介电材料的停止层，而此第一蚀刻停止层是为碳化硅(SiC)层；形成一介电层于该第二蚀刻停止层上；依序定义上述介电层、第二蚀刻停止层以及第一蚀刻停止层以构成至少一开口于上述基底上，并露出开口内的基底；以及形成一导电层于上述开口内。

公开(公告)号：CN1458672A

公开(公告)日：2003-11-26

申请号：CN02119353.3

申请日：2002-05-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈启群 ,  张文 ,  陈世昌

IPC: H01L21/304 ,  H01L21/768 ,  C09K3/14 ,  C09K15/04

Abstract: 一种降低铜制程化学机械研磨的缺陷与研浆残留的方法。此方法包含，利用研浆进行晶片研磨，再利用去离子水研磨及清洗晶片的表面，再将晶片升起，以去离子水由下向上的方向清洗晶片的表面消除晶片表面的研浆残留，降下晶片并利用去离子水再次研磨及清洗晶片。本发明的方法，大幅降低铜制程的化学机械研磨制造方法中的研浆残留的问题，使得生产品质大幅的提高，生产的成本因而降低，产量得以大幅的提高。

公开(公告)号：CN1445818A

公开(公告)日：2003-10-01

申请号：CN02107423.2

申请日：2002-03-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陆志诚 ,  陈启群 ,  张文

IPC: H01L21/027 ,  G03F7/00

Abstract: 一种多层式电介质抗反射层，适用于一基质与一光阻层之间，是在该基质上依序形成第一电介质抗反射层，接着在该第一电介质抗反射层上进行特别的电浆处理，如N2O电浆强化，形成第一电浆强化抗反射层。其中第一电介质抗反射层与第一电浆强化反射层形成一抗反射层组合。接着在该第一电浆强化抗反射层上依序形成N层该抗反射层组合以形成一多层式电介质抗反射层，其中N为自然数，介于1－4之间。

公开(公告)号：CN108231588B

公开(公告)日：2023-12-05

申请号：CN201711046379.X

申请日：2017-10-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林秉顺 ,  洪正隆 ,  黄懋霖 ,  张文

IPC: H01L21/336 ,  H01L21/28 ,  H01L29/78 ,  H01L29/423

Abstract: 一种方法包括形成伪栅极堆叠件，形成介电层，其中伪栅极堆叠件位于介电层中，去除伪栅极堆叠件以在介电层中形成开口，形成延伸到开口中的金属层，并且回蚀刻金属层。金属层的位于开口中的剩余部分的边缘低于介电层的顶面。在开口中选择性地沉积导电层。导电层位于金属层上方，并且金属层和导电层组合形成替换栅极。本发明的实施例还涉及晶体管及其形成方法。

公开(公告)号：CN117038442A

公开(公告)日：2023-11-10

申请号：CN202311130200.4

申请日：2018-08-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李昆育 ,  张惠政 ,  张哲豪 ,  苏庆煌 ,  张文 ,  于雄飞

IPC: H01L21/28 ,  H01L27/092 ,  H01L29/51

Abstract: 本文描述的实施例涉及用于图案化掺杂层(诸如含镧层)的方法，用于掺杂FinFET器件的栅极堆叠件中的高k介电层以用于阈值电压调节。可以在掺杂层和用于图案化掺杂层的硬掩模层之间形成阻挡层。在实施例中，阻挡层可以包括或者可以是氧化铝(AlOx)。阻挡层可以防止来自硬掩模层的元素扩散到掺杂层中，并且因此可以提高形成的器件的可靠性。阻挡层还可以通过减少图案化引起的缺陷来改善图案化工艺。本发明的实施例涉及用于图案化含镧层的方法。

公开(公告)号：CN116705852A

公开(公告)日：2023-09-05

申请号：CN202310453813.5

申请日：2023-04-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李欣怡 ,  陈智城 ,  丘子轩 ,  张文 ,  徐志安

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/423

Abstract: 本公开涉及晶体管栅极结构及其形成方法。在实施例中，一种器件包括：第一纳米结构；栅极电介质层，围绕第一纳米结构；第一p型功函数调整层，位于栅极电介质层上；电介质阻挡层，位于第一p型功函数调整层上；以及第二p型功函数调整层，位于电介质阻挡层上，电介质阻挡层比第一p型功函数调整层和第二p型功函数调整层薄。

公开(公告)号：CN116598348A

公开(公告)日：2023-08-15

申请号：CN202210829807.0

申请日：2022-07-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李欣怡 ,  张文 ,  徐志安

IPC: H01L29/51 ,  H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本公开涉及半导体器件和制造半导体器件的方法。半导体器件包括：半导体衬底；一组垂直堆叠的纳米结构，位于半导体衬底之上；第一源极/漏极区域；以及第二源极/漏极区域，其中，一组垂直堆叠的纳米结构沿第一截面延伸在第一源极/漏极区域和第二源极/漏极区域之间。该器件还包括：栅极结构，沿第二截面包围一组垂直堆叠的纳米结构。第二截面沿栅极结构的纵轴线。栅极结构包括：栅极电介质，包围一组垂直堆叠的纳米结构中的每个纳米结构；第一金属碳化物层，位于栅极电介质之上；以及栅极填充材料，位于第一金属碳化物层之上。第一金属碳化物层包括Ce、Hf、V、Nb、Sc、Y或Mo。