公开(公告)号：KR1020100084746A

公开(公告)日：2010-07-28

申请号：KR1020090004052

申请日：2009-01-19

Applicant: 한국과학기술원

Inventor： 유회준 ,  김빈희

IPC: H03M1/12 ,  H03M1/66

CPC classification number: H03M1/1245 ,  H03M1/403 ,  H03M1/66 ,  H03M2201/2291 ,  H03M2201/61 ,  H03M2201/8152

Abstract: PURPOSE: A SAR analog to digital converter and conversion method can diminish the switching energy and total capacitor size by offering the sampling value to the bi node of comparator to the respective other equation. CONSTITUTION: It is input the analog input signal and the capacitor array part(100) samples the analog input voltage, the reference voltage and difference voltage of the analog input voltage. The capacitor array part stores the analog input voltage. It is input the analog input voltage and the sampled difference voltage in the respective first input node and the second input shift and the comparison unit compares the analog input voltage and difference voltage.

Abstract translation: 目的：SAR模数转换器和转换方法可以通过将比较器的双节点的采样值提供给相应的其他等式来减小开关能量和总电容大小。 构成：输入模拟输入信号，电容阵列部分（100）对模拟输入电压，模拟输入电压的参考电压和差分电压进行采样。 电容器阵列部分存储模拟输入电压。 在相应的第一输入节点和第二输入移位中输入模拟输入电压和采样的差分电压，比较单元比较模拟输入电压和差分电压。

公开(公告)号：KR1020090005865A

公开(公告)日：2009-01-14

申请号：KR1020070069244

申请日：2007-07-10

Applicant: 주식회사 쎄이미지

Inventor： 김흥식 ,  김대정 ,  김영원

IPC: H03M1/36

CPC classification number: H03M1/06 ,  H03M1/403 ,  H03M2201/2233 ,  H03M2201/615 ,  H03M2201/8152

Abstract: A parasitic capacitance insensitive technique for a capacitor array split circuit is provided to maintain the fixed voltage in the parasitic capacitance by setting up the charge-control part in the off switch. A complementation switched capacitor combination(30) comprises az complementary switch(31) and a capacitor(32). The complementary switch is made of an on-switch(31-1) and an off-switch(31-2). The capacitor receives the predetermined electric potential according to the on/off of the complementary switch. A charge-control part(10) is formed with the operational amplifier. The output terminal of the operational amplifier is connected to the inverted input terminal. The complementation switched capacitor combination is serially connected to the charge-control part. The complementary switch is serially connected to the capacitor. One side plate of capacitor is connected to the C+ terminal. The other side plate of capacitor is connected to one node of the complementary switch. On switch of the complementary switch is connected to the C- terminal. The off switch of the complementary switch is connected to I node.

Abstract translation: 提供了用于电容器阵列分离电路的寄生电容不灵敏技术，通过在断开开关中设置充电控制部分来将固定电压维持在寄生电容中。 互补开关电容器组合（30）包括az互补开关（31）和电容器（32）。 互补开关由开关（31-1）和断开开关（31-2）组成。 电容器根据互补开关的开/关来接收预定的电位。 电荷控制部件（10）由运算放大器形成。 运算放大器的输出端子连接到反相输入端子。 互补开关电容器组合串联连接到充电控制部分。 互补开关串联连接到电容器。 电容器的一个侧板连接到C +端子。 电容器的另一侧板连接到互补开关的一个节点。 互补开关的开关连接到C端子。 互补开关的关闭开关连接到I节点。

公开(公告)号：KR1020060099307A

公开(公告)日：2006-09-19

申请号：KR1020050020679

申请日：2005-03-11

Applicant: 엘지전자 주식회사

Inventor： 이우열

IPC: H03M1/68

CPC classification number: H03M1/662 ,  H03M1/002 ,  H03M1/361 ,  H03M2201/2216 ,  H03M2201/615 ,  H03M2201/62 ,  H03M2201/625 ,  H03M2201/814 ,  H03M2201/8152

Abstract: 주파수 특성을 보상하기 위한 보상용 콘덴서의 용량을 줄여 보상용 콘덴서의 면적을 줄이고, 12비트 이상의 고해상도를 가지는 신호를 왜곡됨이 없이 처리하는 MDAC(Multiplying Digital to analog converter)를 제공한다.
SHA(Sampling and Holding Amplifier) 또는 MDAC로부터 입력되는 신호에서 플래쉬 ADC(Analog to digital converter)가 디지털 신호로 변환한 레벨을 감산하는 감산기와, 제 1 바이어스 전압에 따라 정전류가 흐르는 제 1 및 제 2 정전류원과, 상기 제 1 정전류원으로 정전류가 흐르면서 상기 감산기의 출력신호를 캐스코드 증폭하는 제 1 증폭기와, 상기 제 1 증폭기의 증폭이득을 부스팅하여 증가시키는 제 1 및 제 2 부스팅용 증폭기와, 상기 제 2 정전류원으로 정전류가 흐르면서 상기 제 1 증폭기의 증폭신호를 차동 증폭하여 출력단자로 출력하는 제 2 증폭기와, 상기 제 1 및 제 2 증폭기의 사이에 구비되는 제 1 및 제 2 보상용 콘덴서로 이루어지는 것으로 제 1 및 제 2 보상용 콘덴서가 차지하는 면적 및 소모전력을 줄이고, 고해상도의 신호를 왜곡이 발생됨이 없이 처리한다.
MDAC, ADC, 파이프라인 ADC, 보상용 콘덴서, DCL, 감산기, 부스팅용 증폭기

公开(公告)号：KR101879328B1

公开(公告)日：2018-07-18

申请号：KR1020170029312

申请日：2017-03-08

Applicant: 충북대학교 산학협력단

Inventor： 양병도 ,  우기찬 ,  김태우 ,  황선광 ,  김미정

IPC: H03M1/38 ,  H03M1/12

CPC classification number: H03M1/38 ,  H03M1/1245 ,  H03M2201/62 ,  H03M2201/8152

Abstract: 본발명은이중분리형단조연속근사아날로그디지털변환기에관한것으로서, 연속근사레지스터(SAR) 제어로직에의해스위칭제어에대응하여입력신호인제1입력신호(V)와제2입력신호(V)를입력받아샘플동작및 홀드동작을수행하는샘플홀드부와, 샘플홀드시간동안제1입력신호와제2입력신호에대해각각에대응되는출력전압값인제1출력신호와제2출력신호로생성하며, 2개의브리지커패시터(C, C)를이용하여상위비트또는하위비트를결정하기위한커패시터어레이를 2단구조로형성한커패시터어레이와, 샘플홀드부와연동되어상위비트또는하위비트를결정하는스위치(S7, LSB_SW)와, 제1출력신호와제2출력신호의크기를비교하여비교결과에따라디지털값을출력하는비교기와, 디지털값에대응하여최종디지털코드값을결과신호로출력하는연속근사레지스터제어로직을포함한다. 본발명에따르면, 이중분리형과단조를조합하여커패시터개수감소, 에너지효율향상, 커패시터크기구현가능, 정확도향상등의효과를기대할수 있다.

公开(公告)号：KR1020150009185A

公开(公告)日：2015-01-26

申请号：KR1020130083327

申请日：2013-07-16

Applicant: 서강대학교산학협력단

Inventor： 이승훈 ,  김용민 ,  신용진

IPC: H03M1/12 ,  H03M1/66

CPC classification number: H03M1/403 ,  H03M1/002 ,  H03M2201/2233 ,  H03M2201/62 ,  H03M2201/8152

Abstract: 본 발명은 SAR ADC에 관한 것으로서 분리 가중치 커패시터(C
A )를 이용하여 상위비트를 결정하기 위한 상위 커패시터 열과 하위비트를 결정하기 위한 하위 커패시터 열의 2단계 구조로 형성하며, 저항 열을 이용하여 절반 크기의 기준전압을 생성하고, 상기 절반 크기의 기준전압을 이용하여 최하위 비트를 결정하는 것을 특징으로 함으로써, 커패시터-저항 하이브리드 DAC 내 요구되는 커패시터의 수를 최소화하여 전체 SAR ADC의 면적 및 전력소모를 최소화시킬 수 있다.

Abstract translation: 本发明涉及一种采用两相结构的SAR ADC，该两相结构包括分别用分离电容电容器（CA）确定上位和下位的上电容列和下电容列。 本发明通过使用电阻柱产生大约一半尺寸的参考电压，并使用参考电压来确定最低位以使电容器电阻混合DAC中所需的电容器数量最小化，从而最小化整个电容器消耗的面积和功率 SAR ADC。

公开(公告)号：KR1020070048540A

公开(公告)日：2007-05-09

申请号：KR1020050105729

申请日：2005-11-05

Applicant: 삼성전자주식회사

Inventor： 장일권 ,  전용원

IPC: H03M1/66

CPC classification number: H03M1/66 ,  H03M2201/62 ,  H03M2201/8152 ,  H03M2201/932

Abstract: 저항 스트링 디지털-아날로그 컨버터와 커패시터 디지털-아날로그 컨버터를 결합하는 디지털-아날로그 컨버팅 드라이버 및 디지털-아날로그 컨버팅 방법 개시된다. 본 발명의 실시예에 따른 디지털-아날로그 컨버팅 드라이버는 M+N 비트의 디지털 데이터를 수신하여 아날로그 전압으로 변환하는 디지털-아날로그 컨버팅 드라이버로서 제 1 변환부, 제 2 변환부 및 아날로그 전압 출력부를 구비한다. 제 1 변환부는 상기 디지털 데이터의 연속되는 M 비트 값을 제 1 전압으로 변환한다. 제 2 변환부는 상기 디지털 데이터의 연속되는 N 비트 값을 제 2 전압으로 변환한다. 아날로그 전압 출력부는 상기 제 1 전압과 제 2 전압을 가산하여 상기 아날로그 전압으로서 출력한다. 상기 제 1 전압의 출력 범위와 상기 제 2 전압의 출력 범위는 다르다. 본 발명의 실시예에 따른 디지털-아날로그 컨버팅 드라이버 및 디지털-아날로그 컨버팅 방법 의하면, 안정적인 저항 스트링 컨버터와 면적 효율성이 뛰어난 커패시터 컨버터를 결합한 새로운 구조의 디지털-아날로그 컨버팅 드라이버에 의하여 컨버팅을 수행함으로써 디지털-아날로그 컨버팅 드라이버 및 디지털-아날로그 칸버팅 방법의 안정성과 면적 효율성을 극대화시킬 수 있는 장점이 있다.
저항 스트링 컨버터, 커패시터 컨버터, 버퍼, 컨버팅

公开(公告)号：KR1020070021059A

公开(公告)日：2007-02-22

申请号：KR1020060076652

申请日：2006-08-14

Applicant: 엡슨 이미징 디바이스 가부시키가이샤

Inventor： 호리바따히로유끼

IPC: H03M1/66 ,  G02F1/133

CPC classification number: H03M1/66 ,  G02F1/133 ,  G09G5/006 ,  H03M2201/814 ,  H03M2201/8152 ,  H03M2201/932

Abstract: 본 발명은 용량비를 이용한 디지털 아날로그 변환을 정확하게 행하기 위한 것이다. 0비트째의 데이터는, 충전 제어 트랜지스터(420-0)를 통하여, 캐패시터(430-0)에 공급되고, 1비트째의 데이터는, 충전 제어 트랜지스터(420-1)를 통하여, 캐패시터(430-1)에 공급되며, 2비트째의 데이터는, 충전 제어 트랜지스터(420-2)를 통하여, 캐패시터(430-2)에 공급된다. 그리고, 용량비가 1:2:4로 설정된 캐패시터(430-0, 430-1, 430-2)에 대응하여, 충전 제어 트랜지스터(420-0, 420-1, 420-2)의 트랜지스터를 1:2:4로 설정한다. 이것에 의해, 캐패시터(430-0, 430-1, 430-2)에의 충전을 마찬가지의 조건에서 행할 수 있다.
비디오 라인, 스위치, 수평 전송 레지스터, 앰프, 캐패시터, 트랜지스터, 아날로그 비디오 데이터, 수평 주사 라인

Abstract translation: 本发明用于使用容量比精确地执行数字 - 模拟转换。 第0位数据通过充电控制晶体管420-0提供给电容器430-0，第1位数据提供给电容器430- 1，并且第二位数据通过充电控制晶体管420-2被提供给电容器430-2。 然后，将充电控制晶体管420-0,420-1和420-2的晶体管设置为1:2，对应于电容比被设置为1的电容器430-0,430-1和430-2。 2：4。 因此，电容器430-0,430-1和430-2可以在相同条件下充电。

公开(公告)号：KR101823435B1

公开(公告)日：2018-01-30

申请号：KR1020170028419

申请日：2017-03-06

Applicant: 충북대학교 산학협력단

Inventor： 김형원 ,  강호진

IPC: H03M1/44

CPC classification number: H03M1/442 ,  H03M2201/62 ,  H03M2201/8152

Abstract: 본발명은연속근사방식아날로그디지털변환기및 변환방법에관한것으로서, 변환기를구성하는 DAC 커패시턴스어레이에포함된복수의커패시터에순차적으로감소하는기준전압을인가함으로써, 커패시터어레이크기를획기적으로감소시켜, 연속근사방식아날로그디지털변환기의소형화를가능케하고, 각커패시터의스위칭에소모되는에너지를절감할수 있게한다.

Abstract translation: 本发明涉及一种逐次逼近模拟 - 数字转换器和转换方法，通过应用在所述多个构成变换器包括在DAC电容阵列中电容器的下降顺序的基准电压，通过大幅降低电容器阵列尺寸，连续 这使得可以减小模数转换器的尺寸，并减少开关电容器所消耗的能量。

公开(公告)号：KR20120012051A

公开(公告)日：2012-02-09

申请号：KR20100073922

申请日：2010-07-30

Applicant: KOREA ELECTRONICS TECHNOLOGY

Inventor： KIM JIN SUP ,  LIM TAE HO

IPC: H03M1/66

CPC classification number: H03M1/66 ,  H03M1/002 ,  H03M2201/6107 ,  H03M2201/8152 ,  H03M2201/932

Abstract: PURPOSE: A WCDAC(Weighted Capacitor Digital-To-Analog Converter) using a charge sharing technique is provided to ensure a reduced chip area by reducing the size of a capacitor at the time of design of the WCDAC. CONSTITUTION: A WCDAC comprises an electric charge-non sharing charge unit(110), an electric charge-sharing charge unit(120), and an output unit(130). The electric charge-non sharing charge unit converts upper bits of digital data into analogue data. The electric charge-sharing charge unit is charged with electric charges corresponding to the data amount of the upper bits for the digital-to-analogue conversion. The electric charge-non sharing charge unit outputs the charged electric charges to the output unit. The electric charge-sharing charge unit converts lower bits of the digital data into analogue data. The output unit outputs the analog signal corresponding to the digital data based on the electric charges outputted the electric charge-non sharing charge unit.

Abstract translation: 目的：提供使用电荷共享技术的WCDAC（加权电容数模转换器），以通过在设计WCDAC时减小电容器的尺寸来确保减小的芯片面积。 构成：WCDAC包括电荷非共享充电单元（110），电荷共享充电单元（120）和输出单元（130）。 电荷非共享充电单元将高位数字数据转换为模拟数据。 电荷共享充电单元对与数字到模拟转换的高位的数据量相对应的电荷充电。 电荷非共享充电单元将充电的电荷输出到输出单元。 电荷共享充电单元将数字数据的低位转换为模拟数据。 输出单元基于输出电荷非共享费用单元的电荷输出与数字数据对应的模拟信号。

公开(公告)号：KR1020110106559A

公开(公告)日：2011-09-29

申请号：KR1020100025653

申请日：2010-03-23

Applicant: 선문대학교 산학협력단

Inventor： 이용민 ,  이계신

IPC: H03M1/66

CPC classification number: H03M1/66 ,  H03M2201/62 ,  H03M2201/8152 ,  H03M2201/932

Abstract: 본 발명의 디지털 아날로그 컨버터는, n비트 디지털 입력데이터를 아날로그 출력데이터로 변환하는 디지털 아날로그 컨버터에 있어서, 제1클럭에 의해 스위칭되어 제1전압 입력단자에 전기적으로 연결됨으로써 제1전압을 전달하는 제1 연결스위치; n/2개의 상위비트 디지털 입력데이터의 논리 레벨에 따라 각각 스위칭되어, 제1 연결스위치를 통하여 전달된 제1전압에 해당하는 전압을 전달하는 n/2개의 상위비트 데이터스위치부; n/2개의 하위비트 디지털 입력데이터의 논리 레벨에 따라 각각 스위칭되어, 제2전압 입력단자의 제2전압에 해당하는 전압을 전달하는 n/2개의 하위비트 데이터스위치부; 각각의 일측단자와 타측단자에 전달되는, n/2개의 상위비트 데이터스위치부로부터의 전압과, n/2개의 하위비트 데이터스위치부로부터의 전압을 인가받아 각각의 전하량을 충전하는 n/2개의 가중치 커패시터; 제2클럭에 의해 스위칭되어 n/2개의 상위비트 데이터스위치부에 전기적으로 연결됨으로써 n/2개의 가중치 커패시터의 합산된 전하량을 전달하는 제2 연결스위치; 및 제2 연결스위치를 통하여 전달되는, n/2개의 가중치 커패시터의 합산된 전하량에 해당하는 값을 입력하여 해당하는 아날로그 출력데이터를 출력하는 신호출력부를 포함하는 것을 특징으로 한다.